一种应用于DDR供电延迟系统的CMOS二分频电路设计

摘要

针对双倍速率同步动态随机储存器芯片延迟系统的需求,基于华虹HHGrace BCD 0.35μm工艺,通过优化传统D触发器的内部结构,设计了一种16分频的COMS分频器,版图采用插指结构。单个模块大小为40μm×12μm,节省版图面积在30%左右,在Cadence Spectre软件环境下,进行了仿真。结果表明,在33 kHz下,电路实现了精确16分频。

关键词

分频器 / 时钟信号 / 版图设计 / 触发器