集成电路下基于BST-SALT算法的时钟树优化技术

摘要

随着集成电路工艺节点的不断微缩与设计规模的持续增长，时钟树综合在时序收敛、功耗控制及信号完整性方面面临严峻挑战.针对传统方法在时钟偏差约束、路径延迟优化与资源效率间难以实现全局平衡的问题，提出一种基于有界偏差树与斯坦纳浅光树融合的混合算法，通过引入插入时延估计模型和关键线长模型，构建了时钟树优化模型.实验结果表明，本研究提出的时钟树优化模型最大路径延迟(79 ps)较传统延迟合并嵌入算法(92 ps)降低了14.13%.在车规级芯片与7 nm移动SoC等工业场景中，动态功耗仅为2.30 mW/MHz,时钟偏差波动仅为15.20 ps.本研究为高性能低功耗芯片设计提供了兼顾时序、功耗与鲁棒性的全局优化方案，为异构集成与先进封装技术的改进提供了一种新的思路.

关键词

有界偏差树 / 斯坦纳浅光树 / 时钟树 / 集成电路 / 时钟偏差