基于特殊节点划分的低时延极化码SCL译码器架构

摘要

极化码基于信道极化理论提出，是唯一一种被理论证明可以达到香农限的信道编码方案。极化码主流的串行抵消列表（SCL）译码算法具有串行逐比特译码的特点，并且包含大量的路径度量和路径扩展，这导致译码时延较高。为了解决这一问题，提出了一种基于特殊节点划分的低时延SCL译码算法硬件架构，通过对不同类型的特殊节点分别使用剪枝或减分裂策略，以损失轻微译码性能为代价减少译码时延，提高吞吐量。为了提高译码器的灵活性，通过将不同码长码率的先验信息预先写入存储单元，从而实现编码参数可配置。可编程逻辑门阵列（FPGA）上的实验结果显示，在码长为128～1 024 bit以及码率为0.3～0.5的情况下，所提出的架构比标准SCL译码器降低了40.32%～56.87%的译码时延。

关键词

极化码 / 串行抵消列表 / 低时延 / 可配置译码器 / 可编程逻辑门阵列