12 bit 100 MS/s逐次逼近型模数转换器设计

陈庚; 宋树祥; 蒋品群; 蔡超波

doi:10.16088/j.issn.1001-6600.2026012401

广西师范大学学报（自然科学版） ›› 2026, Vol. 44 ›› Issue (5) : 38 -48. DOI: 10.16088/j.issn.1001-6600.2026012401

12 bit 100 MS/s逐次逼近型模数转换器设计

陈庚, 宋树祥, 蒋品群, 蔡超波

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摘要

为了解决高速、中高精度模数转换器在采样非线性失真、电容阵列开关功耗大、面积与能效难以兼顾等问题，本文提出一种基于电荷再分配原理的12位100 MS/s逐次逼近型模数转换器(successive approximation register analog-to-digital converter, SAR ADC),采用65 nm CMOS工艺实现。采用自举开关抑制输入信号在采样阶段的非线性失真，结合改进型单调开关算法，优化二进制加权电容阵列的开关能耗与面积，选用动态比较器保证更低功耗。仿真结果表明，在100 MS/s采样速率下，该ADC在奈奎斯特输入频率下实现64.5 dB的信噪失真比(SNDR)、74.53 dB的无杂散动态范围(SFDR),对应有效位数(ENOB)达10.4位。在1.2 V电源电压下，总功耗仅为4.8 mW,展现出其在高速中精度应用场景中的优异性能与能效竞争力。