基于高介电常数材料的电荷俘获存储器研究进展

Research Progress on Charge-Trapping Memory Based On High-k Materials

摘要

随着非易失性存储器（non-volatile memory，NVM）技术的不断发展，研发新一代闪存（flash memory）已成为当前提升存储性能的主流解决方案之一.然而，当器件尺寸持续缩小，传统浮栅型闪存面临诸多物理与工艺上的瓶颈，例如隧穿氧化层厚度无法进一步减薄、单元间干扰增强和存储电荷数量减少等.电荷俘获型存储器（charge-trapping memory，CTM）因其结构简单、与互补金属氧化物半导体（complementary metal-oxide-semiconductor，CMOS）工艺兼容性强以及更好的抗干扰能力被视为解决当前瓶颈的可行方案之一.近年来，高介电常数（high-k）材料在CTM中的应用成为研究热点.对high-k材料在电荷俘获存储器中的研究进展进行综述，重点讨论其在电荷俘获层、阻挡层和隧穿层中的应用原理与性能表现.通过对不同high-k材料的结构设计、电学性能、可靠性和工艺集成等方面的对比分析，总结high-k材料在提升CTM编程/擦除速度、降低操作电压、延长数据保持时间和提高耐久性方面的优势并讨论当前研究的重点方向.

Abstract

With the continuous advancement of non-volatile memory （NVM） technology， developing next-generation flash memory has become one of the mainstream solutions for enhancing storage performance. However， as device dimensions continue to shrink， traditional floating-gate flash memory faces numerous physical and process bottlenecks， such as the inability to further reduce tunnel oxide thickness， increased cell-to-cell interference， and diminished charge storage capacity. Charge-trapping memory （CTM） is regarded as a viable solution to these challenges due to its simple structure， strong compatibility with CMOS processes， and superior interference resistance. In recent years， the application of high-k materials in CTM has become a research hotspot. This paper reviews the research progress of high-k materials in charge-trapping memory， focusing on their application principles and performance in charge-trapping layers， barrier layers， and tunneling layers. Through comparative analysis of structural design， electrical properties， reliability， and process integration across different high-k materials， this paper summarizes their advantages in enhancing CTM programming/erase speeds， reducing operating voltages， extending data retention times， and improving endurance. It also discusses key directions for current research.

Graphical abstract

关键词

非易失性存储器 / high-k材料 / 电荷俘获存储器 / 编程/擦除性能 / 数据保持性能

Key words

non-volatile memory / high-k materials / charge trapping memory / programming/erasing performance / data retention performance

1 前言

在信息爆炸的数字化时代，非易失性存储器（non-volatile memory，NVM）已成为数据长久保存的基石，与探测器一同广泛应用于移动终端、消费电子与数据中心等核心场景^［1-2］.凭借高密度、低功耗和可重复擦写等突出优势，闪存长期稳居主流NVM之列^［3-5］.传统浮栅闪存通过将电荷囚禁在多晶硅浮栅中实现信息存储，然而随着微电子工业特征线宽的逐渐缩小，浮栅结构面临可靠性与可扩展性的双重瓶颈^［6］：隧穿氧化层厚度已逼近量子隧穿极限，进一步地减薄会导致保持能力的骤减；单元间距缩小又使寄生电容耦合呈指数级放大，使得信号裕度随之崩塌^［7-9］.

为解决上述问题，电荷俘获型存储器（charge trapping memory，CTM）应运而生，迅速成为学界与产业界的焦点^［10-12］.与浮栅“一损俱损”的集体存储不同，CTM把电荷存储在绝缘介质层的深陷阱中心，单点缺陷只造成局部泄放，从根本上切断全局泄漏路径，可靠性与抗干扰能力随之跃升.更重要的是，CTM结构简单，与标准互补金属氧化物半导体（complementary metal-oxide-semiconductor，CMOS）工艺完全兼容，无需额外光刻即可完成3D集成，为高密度NVM的继续研发提供了现实可行的方案^［13］.

随着高介电常数（high-k）材料在先进CMOS集成中的应用与发展，逐渐出现了许多high-k材料在CTM中的研究.high-k薄膜可在维持等效氧化层厚度（EOT）不变的前提下，把物理厚度提升1.5~2.0倍，显著抑制栅极漏电流；同时，独特的能带排列与深陷阱能级为编程/擦除（P/E）效率、数据保持与耐久性提供了器件性能改进的空间.目前，研究者已将high-k介电薄膜引入CTM的全部功能层并相继实现了多项性能突破.本文系统梳理high-k材料在电荷俘获型存储器中的最新进展与未来趋势，旨在为high-k CTM技术路线提供一条可落地的研究路线图.

2 器件原理

2.1 CTM的基本结构

CTM的外形与常规金属氧化物半导体（metal-oxide-semiconductor，MOS）器件几乎无异，只是在阻挡层与隧穿层之间多加了一层“夹层”——电荷俘获层^［14］.这层电荷俘获层被四周的介电材料彻底包裹，电气上完全隔离.位于电荷俘获层与栅极之间的薄膜称为阻挡层；紧贴衬底的那层薄氧化物则称为隧穿层，编程和擦除时载流子正是靠量子隧穿越过它，因而得名.器件基本结构如图1（a）所示^［14］.

2.2 电荷俘获存储器工作原理

顾名思义，电荷俘获层就是“电荷仓库”.写入“1”或“0”只需向这层介电薄膜注入或抽出电荷，对应编程与擦除.如图1（b）所示，器件的工作过程可以用能带图进行解释^［15］：编程时，栅极正脉冲一起，衬底中的电子便借Fowler-Nordheim隧穿直奔俘获位点；电荷俘获层与上下层形成的势垒把电子牢牢关住，器件阈值电压随之正向抬升.擦除时，栅极改施负脉冲，空穴从衬底被“吸”进电荷俘获层，同时原先囚禁的电子反向隧穿回衬底，阈值电压随即负向回落.

2.3 性能参数与关键指标

现代存储器追求低工作电压和快速编程/擦除.阻挡层的厚度显著影响编程/擦除速度及工业标准闪存单元的读电流大小.低缺陷密度、长平均失效时间以及电荷保持能力是重要的可靠性指标^［16］.

编程通过同时给控制栅和漏极施加脉冲、源极接地实现，可通过字线选通、位线偏置实现选择性编程.阈值电压变化量与编程脉冲宽度相关^［17］.初始阶段阈值电压快速上升，随后电荷俘获层电势低于漏极电势，阈值电压饱和，此时可定义本征阈值电压.本征阈值电压偏移基本与沟道长度无关，但依赖于电荷俘获层与控制栅的重叠程度，且与漏极电压呈线性关系.温度亦影响编程速度：温度升高会减少可用于注入的热电子数量，从而减缓编程效率.

擦除操作需在源极施加高压脉冲，控制栅接地，漏极浮空^［18］.擦除脉冲施加前，阵列/块内所有单元先被编程至相近阈值.随后施加受控宽度的擦除脉冲，通过隧穿将电荷从电荷俘获层移至源极实现电擦除.为承受高压而不击穿，需精心设计源极结.隧穿氧化层内的高电场诱导硅表面电场，可能引发源/衬底结击穿^［19］.源极击穿是缩短擦除时间的主要限制因素之一，因施加的源极电压越高，擦除时间越短.优化源极结，以降低电场，是解决该问题的途径之一.

耐久特性要求闪存器件在反复编程/擦除循环后仍保持性能^［20］.薄介电层在高电场反复作用下会生成氧化层、界面态及体陷阱，电荷在这些陷阱中俘获与释放，改变介电层内电场，进而随时间改变编程/擦除特性.存储器通常期望在10⁵次循环内无明显退化，如图1（c）所示^［15］.循环会导致存储单元性能退化，主要源于隧穿氧化层老化，最终导致耐久性的恶化.实验采用固定脉冲，可衡量隧穿氧化层老化.编程阈值电压随循环降低源于氧化层陷阱及沟道漏电极处界面态的生成，这是热电子退化的特有机制；擦除阈值电压变化反映了注入电荷后隧穿氧化层内固定电荷的动态变化.通过合理的器件工程及隧穿氧化层工艺优化可减少循环磨损.高场应力下使得氧化层电流密度增加，称为应力诱导漏电流，源于应力诱导氧化层缺陷，其导电机制为陷阱辅助隧穿，主要受应力电场、注入电荷量及氧化层厚度控制.

保持特性是非易失性存储器的重要指标，定义为在无供电情况下存储电荷的保持能力^［21］.保持性能用于量化存储电荷在闪存中的预期保持时间，如图1（d）所示^［15］.保持模式下的电荷损失由弱电场下相邻的介电层中隧穿漏电流决定，若介电层存在缺陷或陷阱，将增强陷阱辅助隧穿，显著放大电荷损失^［22］.通常闪存保持特性的基准时间为10 a.保持测试可以在高温下加速进行，例如在85~125 ℃下进行保持测量.现代闪存技术中，单元尺寸缩小导致电容极小，编程阈值偏移对应的电子数仅为10³~10⁴，若这些电子损失20%，便会导致读取错误及数据丢失.

电荷损失的可能原因^［23］包括：1） 隧穿氧化层缺陷；2） 阻挡介电层缺陷；3） 可动离子污染；4） 电荷俘获层周围绝缘层电荷释放.隧穿氧化层缺陷分为外在器件结构缺陷和内在物理机制所致.综合考虑本征特性与工艺集成，最佳阻挡介电层为3层结构.可动离子污染已通过工艺控制（如在高磷中间介电层中引入吸杂元素）解决.电子可能在晶圆加工过程中（如等离子损伤）或紫外（UV）曝光时被周围绝缘层俘获，导致表观电荷损失，若在工艺末端进行热处理去除俘获电荷，该损失可消除.最终，闪存保持能力需通过加速测试验证，通常在高温、高电场等严苛环境下进行筛选.

2.4 high-k材料介绍

随着CMOS集成度持续逼近千兆规模，MOS器件必须相应缩小至纳米尺度.然而，二氧化硅（SiO₂）作为栅介质的最小物理厚度约为0.7 nm，至少需要两层相邻氧原子才能避免栅极/SiO₂界面与SiO₂/Si界面相互重叠^［24］.但在实际应用中，当SiO₂厚度小于3 nm时，栅极漏电流因载流子直接隧穿而急剧增大，已无法满足应用需求^［25-26］.直接隧穿电流随氧化层厚度减小呈指数增长.因此，采用high-k值的替代材料，可在保持相同氧化层电容的前提下增大物理厚度，从而抑制隧穿电流.

最早研究的high-k材料为氮氧化硅（SiO _x N _y ）.通过在NH₃或其他含氮（N）气氛中退火，可在SiO₂中有效引入氮，提高其热稳定性与高场可靠性^［27］.此外，有报道指出氮掺杂可降低氧化物电荷及边界陷阱密度^［28］.然而，据2007年国际半导体技术路线图（ITRS）指出，SiO _x N _y 在进一步按比例缩小时已无法满足栅极漏电流要求，因此急需探索新型high-k栅介质材料.图2汇总了MOS器件中颇具前景的候选材料的介电常数，及其与Si和GaAs的带隙（E_g）和导带偏移（conduction-band offset，CBO）^［29-30］.可见，E_g与CBO均随K值升高而呈现下降趋势.因此，为在此权衡中取得平衡，除要求high-k材料的K值大小外，材料还应具备足够大的E_g（通常大于5 eV）及与衬底足够大的CBO（通常大于1 eV），以最大限度抑制载流子注入.此外，热稳定性也是选择high-k材料的重要准则：材料须具备较高的吉布斯自由能以抑制与Si衬底反应，并具有较低的氧扩散系数，从而在高温工艺中抑制low-K硅酸盐界面层的形成^［31-32］.

3 研究进展

20世纪90年代，超薄隧穿氧化层技术的突破使硅-氧化物-氮化物-氧化物-硅（SONOS）非易失性存储器在性能与可靠性上获得双重提升.与浮栅结构以导电多晶硅为存储区不同，SONOS采用薄氮化硅（Si₃N₄）薄膜作为电荷俘获层^［33］.其优势在于：电荷被离散地捕获于氮化硅的孤立陷阱中，单一缺陷不会引发全部电荷泄漏；而浮栅器件一旦形成导电通道，整个浮栅电荷可能瞬间流失.

20世纪80年代末至90年代初，写入/擦除电压5~12 V的n/p沟道SONOS器件相继问世^［34］.低电压操作能有效减小器件的单元面积，以获得更大的器件密度.继续缩放的关键在于将电荷俘获层减薄至6 nm，以抑制短沟道效应.然而，当Si₃N₄厚度降至2 nm时，电荷俘获能力急剧退化；高温保持特性亦因量子限域导致陷阱能级升高而恶化.

Si₃N₄介电常数较低（K≈7），限制了单元尺寸的进一步缩小与操作电压的降低.为此，研究者广泛探索high-k介电材料作为电荷俘获层.理想的high-k材料应满足：相对于隧穿介电层具有更大的导带偏移，以提升电荷保持能力；具备更高的介电常数，以增强隧穿层电场，从而加快编程/擦除（P/E）速度.因此，选择合适的high-k材料，兼顾high-k与足够大的导带偏移，已成为电荷俘获存储器设计的重要研究方向.目前，电荷俘获型存储器的研究主要聚焦于材料设计与应用、器件结构调控及新型工艺开发三大领域.

3.1 新型材料设计与应用

针对SONOS中Si₃N₄/SiO₂导带偏移小、电荷易从浅陷阱泄漏的问题，研究者提出采用ZrO₂、HfO₂、Y₂O₃等high-k材料替代Si₃N₄.这些high-k薄膜具有更高陷阱密度与更深陷阱能级，可显著改善数据保持.目前用作电荷俘获层的high-k介质多为非晶态；然而，晶体high-k材料（如四方或立方ZrO₂）的理论K值分别高达46.6与36.8，远高于其非晶相，可进一步提升存储性能.研究表明，经600 ℃氮气氛退火形成的氮稳定立方ZrO₂薄膜作为俘获层时，在偏置±7 V、脉冲宽度10 ms的扫描电压条件下实现了3.81 V的记忆窗口与1.98 V平带电压偏移，性能提升归因于K值增至32.8且晶界提供更多陷阱位点^［22］.

You等^［35］系统研究了以HfO₂替代Si₃N₄作为俘获层的电荷俘获与隧穿特性.制备的不同厚度HfO₂（2~8 nm）MHOS电容与MNOS对比显示：HfO₂/SiO₂叠层显著抑制栅极隧穿漏电流；同厚度下，MHOS存储窗口大于MNOS.尤其当HfO₂减至2 nm时，其存储窗口（0.67 V）仍远高于7 nm Si₃N₄（0.025 V），证实超薄HfO₂仍具备强电荷俘获能力.

稀土氧化物Y₂O₃（K≈18）因热力学稳定、带隙大（5 eV以上）以及与Si导带偏移大于2 eV且晶格失配小，成为俘获层的有力候选.器件在V_D=6 V、V_G=8 V、1 ms条件下，经N₂退火后获得2.43 V存储窗口，10⁴ s后室温电荷损失仅4%，在125 ℃下预计10 a后电荷损失量为22%，电压偏移经过10⁵次循环后窗口几乎不变，表现出优异的保持与耐久性能^［36］.

近年来，Tb₂O₃因K值适中（K≈11.8）、带隙大、与Si导带偏移量大及热稳定性好而受到关注^［37］.采用8 nm Tb₂O₃为俘获层的MOHOS器件，在800 ℃退火后，于偏置电压\pm8 V和0.1 s的脉冲条件下实现1.41 V存储窗口，器件在经过10⁴ s、85 ℃的保持性能测试下，电荷损失约10%.此外，经过10⁵次循环后，器件记忆窗口无明显退化.

在早期的闪存结构中，SiO₂最先被用作阻挡层.然而，随着器件尺寸缩小，SiO₂的高隧穿电流已无法满足继续缩放的需求.对SONOS器件，擦除速度由2种电流竞争决定：一是穿过隧穿氧化层的直接带-带隧穿电流，二是穿过阻挡氧化层的不期望Fowler-Nordheim隧穿电流.为实现稳定擦除，隧穿氧化层厚度须小于2 nm，这促使研究者尝试以新的high-k材料替代传统热氧化层.

在众多Ⅲ族候选介电材料中，氧化铝（Al₂O₃）因稳定性高、工艺兼容性好而被广泛研究.Al₂O₃具有较高禁带宽度、高温热力学稳定性以及介电常数（K≈9）高于SiO₂，且在工艺温度下保持非晶态，被视为替代SiO₂的理想材料之一.Lee等^［38］提出SiO₂/SiN/Al₂O₃（SANOS）结构，该结构即使在隧穿氧化层厚度大于3 nm时，仍可通过Fowler-Nordheim机制实现快速编程/擦除，原因是Al₂O₃替代顶部SiO₂后有效抑制电子从栅极注入，且漏电流特性足以阻挡电子注入，如图3（a）~（e）.相比传统SiO₂/SiN/SiO₂，SANOS在数据保持与编程电压方面均显著改善；采用大于2 nm隧穿氧化层还可抑制直接隧穿引起的电荷泄漏，获得优异的保持特性.

随着研究深入，研究者发现将不同二元材料组合为多元氧化物，可在获得high-k的同时调控能带结构并兼具更多优异性质，多元high-k材料遂成为电荷俘获存储器研发的重点.

Yang等^［11］研究了TaN/HfLaON/Hf_1-x-y N _x O _y /SiO₂/Si MONOS器件中氮组分对性能的影响.为克服深陷阱MONOS器件P/E电压升高、写入速度下降的问题，曾提出以具有更大CBO的Al（Ga）N为存储层，但金属氮化物多为金属相，限制进一步改进.于是采用更高K值的Hf_1-x-y N _x O _y，并通过调节N含量优化陷阱特性.结果表明，提高Hf_1-x-y N _x O _y 中N比例可同时增大存储窗口并改善高温保持性.Hf_0.3N_0.2O_0.5MONOS器件在±9 V、100 µs扫描电压下，得到了2.8 V的初始记忆窗口，保持性能测试预计10 a记忆窗口在85 ℃工作条件下为1.8 V、125 ℃为1.5 V，且经过10⁵次循环后记忆窗口仍保持2.4 V.

多晶硅-氧化物-high-k-氧化物-硅（SOHOS）结构以HfO₂为电荷存储层，与常规SONOS相比，表现出更强的电荷存储能力、更快的编程速度及更低的过擦除风险，但保持特性略逊.若以Al₂O₃为存储层，则保持性能提升，但编程速度下降.于是，通过将少量Al掺入HfO₂形成HfAlO，可在SOHOS中兼顾快速编程与良好保持^［39］.HfAlO俘获层器件在±6 V、100 ms条件下实现3 V存储窗口，10⁴次编程/擦除循环后阈值窗口几乎无退化，电荷主要存储于HfAlO体内而非界面；保持性能随HfAlO厚度减小而降低，原因在于厚层中俘获的电子需隧穿更长距离才能返回衬底.

在追求更高K值方面，SrTiO₃（K≈140）因与Si零带偏移且陷阱密度高而备受关注^［40］.掺氮SrTiO₃通过氮取代氧引入更多带隙陷阱，同时抑制Ti硅酸盐形成，在±10 V扫描电压下实现了8.4 V的记忆窗口.此外，施加一个+8 V、1 ms的脉冲可以得到1.8 V的窗口，表明了器件良好的编程速度，经10⁴ s后器件的电荷损失量为38%，还需要继续优化.BaTiO₃（K>100）因负带偏移提供高势垒，Zr掺杂可将其居里温度移至室温以下，避免疲劳问题并降低漏电流.图4（a）~（d）展示了一种通过Zr掺杂Zr-BaTiO₃器件，器件在±12 V、1 s扫描电压下获得了8.3 V的记忆窗口，编程速度测试在6 V、100 µs的脉冲下的阈值电压偏移为3.2 V，在150 ℃的温度环境下经过 10⁴ s测试，电荷损失量仅为6.4%，表现优异.此外，经10⁵次循环后记忆窗口几乎不变^［41］.

氧化钆（Gd₂O₃）在SONOS器件中作为阻挡层具有诸多优势.Pu等^［42］提出铝掺杂Gd₂O₃（GdAlO _x ）薄膜工程技术，以进一步改善器件性能.铝掺杂Gd₂O₃表现出优异的电荷保持特性与操作速度.研究采用成分为质量分数22%、35%和75%的GdAlO _x 薄膜（叠层EOT分别为10.8、10.5和13 nm）.栅极图形化及源/漏注入后，在氮气氛中850 ℃退火30 min，并于420 ℃进行10 min N₂/H₂气氛退火.优化结构后，GdAlO _x 阻挡层被证实可作为进一步缩放的电荷俘获型闪存候选材料.

近期，硅酸铪（HfSiO _x，K≈12）也被评估为阻挡层材料，但其器件保持性能较差.相比之下，铝酸镧（LaAlO _x ）因具有更大导带偏移和较高介电常数而被选为阻挡层.与Al₂O₃阻挡层相比，LaAlO _x 不仅编程速度更快、阈值电压窗口更大以及抗电压应力能力更强，且在120 ℃以下（特别是85 ℃）保持性能更佳^［43］.研究还发现，阻挡层保持性能主要由其导带偏移决定，这与氮化物中浅陷阱能级（导带边以下0.6~0.75 eV）相关.LaAlO _x 薄膜由原子层沉积（ALD）制备，前驱体为La（iPrCp）₃、Al（CH₃）₃和H₂O.栅极图形化及源/漏砷注入后，在氮气氛中850 ℃退火30 min，并于N₂/H₂气氛中420 ℃进行30 min退火.LaAlO _x 物理厚度17 nm，与Al₂O₃叠层具有相同等效氧化层厚度（EOT_total=12.2 nm），且La/（La+Al）原子比约为55%.

本课题组设计了一种由氧化镧与氧化钛组成的三元高介电氧化物——钛酸镧（LaTiO₃），用作电荷俘获层^［44］.该材料兼具高介电常数、宽禁带及价态稳定性，并可抑制镧系水解.此外，因氧化镧与氧化钛再结晶的温度差异，热处理可在非晶薄膜中诱导纳米晶结构，其相界面可作为俘获电荷的额外位点.器件性能如图5（a）~（d）所示^［44］，在\pm12 V扫描电压下呈现16.56 V的宽存储窗口，具备优异保持特性（10 a后电荷损耗率仅13%），且存储窗口不受编程/擦除循环的影响.这一基于复合high-k材料相分离的发现，有望显著提升CTM器件的存储性能.

3.2 器件结构调整与优化

研究者们持续对电荷俘获存储器结构进行微调与优化，以期同时提升编程速度与数据保持能力.

一种基于能带工程的新结构被提出：以HfO₂同时作为隧穿层与阻挡层，并以Ta₂O₅为电荷存储层.Ta₂O₅具有深陷阱能级与合适的带阶排列，可替代传统ONO叠层，实现更高速的编程与更优的保持特性^［45］.实验显示，该器件在8 V栅压下编程速度达1 ns，擦除速度10 ns，保持衰减率较传统SONOS改善3倍以上.

一种“电荷陷阱工程”新型非易失存储器将5 nm Si₃N₄与0.9 nm EOT的HfON共同纳入双隧穿/双阻挡叠层.在150 ℃、±16 V编程/擦除条件下，器件实现100 µs的P/E速度、5.6 V的初始记忆窗口，并通过外延变化曲线得到10 a后预计3.8 V的保持性能，显著优于单一Si₃N₄俘获层对照^［46］.

为兼顾high-k材料的高速编程与Si₃N₄的深陷阱保持优势，研究者进一步提出Si₃N₄/high-k叠层俘获层.Si₃N₄提供深陷阱与高温稳定性，并减小对Si的价带偏移，加快擦除速度；在Si₃N₄与HfO₂间插入Al₂O₃可调制电荷分布，降低漏电流，实现多值存储.Si₃N₄/Al₂O₃/HfO₂叠层在16 V、1 s的扫描电压下实现了10 V的记忆窗口，同时8 V、1 ms的编程速度下阈值电压偏移为6.1 V，经10⁴ s的保持测试后电荷损失仅4%，综合性能最优^［47］.

多层叠层结构亦被系统研究.Kim等^［48］针对Al₂O₃/La₂O₃/Al₂O₃叠层，优化阻挡层与隧穿层厚度，得出15 nm Al₂O₃阻挡/5 nm La₂O₃俘获/5 nm Al₂O₃隧穿为最优结构；在11 V、10 ms编程电压与-13 V、100 ms擦除电压条件下，获得了1.12 V的记忆窗口；此外，经过10⁴次循环后记忆窗口仍保持1.12 V，稳定性优异.

本课题组则构建复合型电荷俘获层，将Al₂O₃与LaTiO₃以2 nm厚度交替叠加，形成LALAL五层结构，如图6（a）和（b）所示^［49］.极薄的high-k层间产生Maxwell-Wagner界面极化效应，引入丰富俘获位点并显著提升电荷俘获能力.在±12 V扫描电压下，器件实现20.06 V的超大存储窗口与4.9×10¹³ cm⁻²的高电荷俘获密度，同时具备优异稳定性：10 000次循环后无明显波动，10 a后电荷留存率高达91.2%；在100 kHz~10 MHz频率范围内，存储窗口保持较大值，且电荷俘获密度随频率升高而增加，充分满足不同工作频率的需求，如图6（c）~（f）.

3.3 新型整体改进技术研发

除了对器件材料和结构进行设计外，研究者亦致力于开发多种后处理改性手段，以进一步提升电荷俘获存储器的记忆性能.

Kim等^［50］采用激光尖峰退火（LSA）对La₂O₃电荷俘获层进行后处理.LSA利用峰值温度高、升降温速率快的特点，在抑制硅酸盐形成的同时于La₂O₃体内引入高密度电荷俘获缺陷，从而显著改善存储性能.常规快速热退火（RTA）在600 ℃下可获得4.8 V记忆窗口，而器件通过LSA处理后记忆窗口增至7.7 V，提升约60%；同时经过10⁴ s的保持测试后电荷损失率由RTA的1.40%降至1.38%，且LSA器件展现出更高的击穿电场.

Huang等^［51］通过在La₂O₃电荷俘获层中掺氮进一步提升性能.氮化La₂O₃薄膜结晶度降低、表面粗糙度减小，在±10 V扫描电压下记忆窗口达4.9 V，在+14 V、1 ms的脉冲下记忆窗口为4.9 V，编程速度优秀，预计10 a后电荷损失率约为27%.其机制在于氮掺入引入高密度陷阱，同时通过氮钝化抑制泄漏通道.

类似地，Ke等^［52］将氮引入TiO₂俘获层，系统研究TiON的电学特性.氮掺杂有效抑制界面钛硅酸盐的生成，降低界面缺陷辅助隧穿损失，并在TiON体内生成大量深能级陷阱.结果，TiON器件在±12 V扫描电压下记忆窗口达10 V，脉冲速度测试下分别使用15和-15 V的1 ms脉冲，其阈值电压偏移分别为+1.842和-0.724 V，且陷阱能级由TiO₂的0.185 eV加深至0.391 eV，显著改善了深能级电荷俘获能力.

Huang等^［53］报道了氟处理对ZrO₂薄膜俘获特性的影响.适量氟钝化可抑制ZrO₂/SiO₂界面硅酸盐中间层生成，降低陷阱辅助隧穿；过量氟则扩散至SiO₂/Si界面并恶化界面质量.经优化氟处理时间的器件因内建电场减弱和界面陷阱减少，表现出更高的操作速度与更优的保持特性.

图7（a）~（f）展示了Shen等^［54］通过不同等离子体对正交晶相ZrTiO₄（ZTO）俘获层进行处理，来实现低电压存储.未处理ZTO虽K值高达45.2，但氧空位诱导浅陷阱导致电荷迅速隧穿回Si衬底，几乎无存储能力；CF₄等离子体处理因F原子在后续退火中逸出，未改善性能，且K值降至40.8.相反， N₂O等离子体处理后的器件在±7 V扫描电压下获得5 V的记忆窗口，+7 V、100 µs编程脉冲下阈值电压偏移量为2.8 V.电荷保持测试显示，器件在125 ℃、10⁴ s后预计电荷保持率达81.8%，循环性能测试显示器件经10⁵次循环后记忆窗口基本不变.该改善源于氧空位相关浅陷阱被钝化，同时在ZTO带内引入0.84~1.03 eV深能级陷阱，且热激发被确认为主要电荷损失机制.

本课题组亦开发了一种室温氧等离子体表面处理方法，可在不改变材料晶化程度与表面粗糙度的前提下微调能带排列^［55］.氧等离子体处理使氧化物薄膜表面能带向下弯曲，且弯曲幅度随深度增加而逐渐减小.性能如图8（a）~（d）所示，经优化处理后器件存储窗口由5.56 V大幅提升至19.06 V，电荷俘获密度达3.58×10¹³ cm⁻²，同时保持非晶高电容特性.诱导的能带弯曲在俘获层内引入大量深陷阱位点，增强电荷保持并抑制耗散.

4 总结

闪存已广泛应用于手机、相机、音乐播放器等便携式电子设备，成为无处不在的存储媒介.基于电荷俘获晶体管单元的闪存器件，是推动集成度持续提高、容量不断增大的典型代表.本文系统回顾了闪存尺寸继续缩小过程中面临的诸多问题，并重点讨论了利用high-k介电材料突破瓶颈的新方案.通过将超薄隧穿层、high-k电荷俘获层及大带隙阻挡层相结合，新一代电荷俘获存储单元展现出良好的可扩展性，被视为新型非易失性存储器的有力候选.

在材料选择方面，每一种潜在的high-k介质都有其独特优势：有的显著降低编程/擦除电压，有的延长数据保持时间，有的提升抗疲劳特性.然而，这些性能提升往往以工艺复杂度、可靠性退化、缩放极限或大规模生产成本为代价.因此，未来研究仍需在性能、可制造性与成本之间做出权衡与优化.

展望未来，隧穿氧化层厚度的进一步缩减已基本停滞，基于能带工程的叠层隧穿层将成为重要突破方向.平面浮栅结构的工艺步骤仍需持续优化，特别是在金属栅/high-k界面的沉积质量与界面反应控制等方面，尚缺乏深入理解.随着存储单元尺寸逼近物理极限和存储电子数量减少，单纯依靠缩小单元面积已难以满足容量增长需求，因此向三维集成转型成为提高密度的必然选择.当闪存单元在原子尺度上达到内在极限时，铁电存储器（FeRAM）、磁存储器（MRAM）、相变存储器（PCRAM）以及阻变存储器（ReRAM）等非电荷型新型存储技术，也将迎来更广阔的发展机遇.

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基金资助

国家自然科学基金重大项目(52192612)