基于Verilog的混频电路与数字滤波器设计与实现

摘要

针对现场可编程门阵列(FPGA)实现数字混频与滤波系统时面临的硬件资源消耗大、定点化精度损失及时序收敛困难等问题，本研究提出了一种基于直接数字频率合成(DDS)与转置型有限冲激响应(FIR)滤波器的低资源高性能数字前端实现技术。通过引入分段线性插值查找表(LUT)压缩算法削减存储开销，利用系数对称特性将乘法器数量降低50%,并采用全流水线架构配合动态定点化策略保障系统动态范围。在Xilinx Artix-7目标平台上的实验结果表明：系统时钟频率达200 MHz,查找表资源占用率仅为11.78%,专用乘法器(DSP48E)利用率约为37.78%,与传统架构相比资源占用量降低约15%,无杂散动态范围(SFDR)为90 dBc,量化均方根误差低至0.000 5,满足工业级通信系统的性能指标要求。

关键词

现场可编程门阵列(FPGA) / 数字混频 / 转置型有限冲激响应(FIR)滤波器 / Verilog / 直接数字频率合成(DDS)技术