基于改进Radix-4 Booth算法的逻辑综合中有符号乘法器设计

王立华, 张家胜, 徐丽

doi:10.16452/j.cnki.sdkjzk.2025.05.010

山东科技大学学报（自然科学版） ›› 2025, Vol. 44 ›› Issue (05) : 101 -110. DOI: 10.16452/j.cnki.sdkjzk.2025.05.010

基于改进Radix-4 Booth算法的逻辑综合中有符号乘法器设计

王立华, 张家胜, 徐丽

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摘要

逻辑综合是集成电路设计的重要环节，在逻辑综合时乘法器单元需要自行设计。为优化有符号乘法器的电路延时并减小电路面积，提高乘法器的整体性能，本研究基于改进Radix-4 Booth算法设计了一种有符号乘法器。采用资源复用Booth编码器，将3位编码转换为2个控制信号，共同控制Booth选择器生成部分积，部分积的符号位则使用简单的电路统一扩展；采用进位保留加法器阵列对重组后的部分积进行压缩求和，缩短关键路径，减少电路面积。基于SMIC 28 nm工艺库，对采用改进算法设计的16×16 bit有符号乘法器进行逻辑等价性检查与逻辑综合，逻辑综合后网表的电路延时、电路面积与资源信息表明，该方法能较好地提升乘法器的电路性能。