高精度流水线逐次逼近混合型模数转换器设计

High-precision Pipelined-successive Approximation Register Hybrid Analog-to-digital Converter Design

摘要

为满足数字X射线系统中光电二极管阵列读出电路对平均性能优越的模数转换器（analog-to-digital converter, ADC）的要求，设计一款高精度流水线逐次逼近混合型模数转换器.采用带有预放大级的增益增强型放大器结构，实现了高能效运放设计.使用最低有效位（least significant bit, LSB）平均抗噪声方法，简化第二级比较器结构，有效降低了系统功耗.运用基于延迟锁相环（delay-locked loop, DLL）反馈环路实现比较器时钟自调节，提高了异步时序鲁棒性.基于0.18μm EPI BCD工艺完成对ADC电路设计、版图绘制和后仿真验证.在5.0 V供电电压、5 MS/s采样率的条件下，有效位数ENOB为15.61 bit，信噪失真比SNDR为95.73 dB，非杂散动态范围SFDR为110.72 dB.

Abstract

To meet the requirements of the readout circuit of the photodiode array in the digital X-ray system for an analog-to-digital converter （ADC） with superior average performance， a high-precision pipelined-successive approximation register analog-to-digital converter is designed. It features a gain-enhanced amplifier structure with a pre-amplification stage to realize the high efficiency amplifier. The use of the least significant bit （LSB） averaging noise-resistant method simplifies the structure of the second-stage comparator， effectively reducing overall system power consumption. The self-adjusted comparator clock is also realized using a feedback loop based on a delay-locked loop （DLL）， enhancing asynchronous timing robustness. The ADC circuit design， layout， and post-simulation verification were completed using the 0.18 µm EPI BCD process. Under 5.0 V supply voltage and 5 MS/s sampling rate conditions， the ADC achieves an ENOB of 15.61 bits， an SNDR of 95.73 dB， and an SFDR of 110.72 dB.

Graphical abstract

关键词

集成电路 / 模数转换器 / LSB平均抗噪声 / DLL时钟自调节环路 / 高能效运放

X射线因其波长极短、能量很大、穿透性很强的特点被广泛应用在医疗、工业探测、航天探索等领域^［1］.近年来，为解决传统X射线胶片患者暴露面积大、图像信号弱、患者吞吐量低的问题，数字X射线图像采集系统快速发展.数字X射线图像采集系统中光电二极管阵列的列级像素单元共用一个ADC，同时X射线穿过软组织数目指数减少，对ADC的精度和速度提出了高要求^［2］.由于光电二极管阵列同时使用多个ADC，为避免各列之间出现伪影，要求ADC具有良好的线性度.由此，对应用于数字X射线图像采集系统的综合性能优越的ADC需求越来越迫切.传统流水线型ADC为了提高速度，其电路规模扩大，功耗急剧提高；而传统的逐次逼近型ADC虽规模更小，功耗更低，但其工作原理使其速度受限^［3-4］. 综合两种结构模数转换器优势互补的特性，近年来国内外研究者提出了在控制功耗的前提下提升ADC精度和速度指标的高精度流水线逐次逼近混合型（pipelined-successive approximation register，Pipelined SAR）ADC结构，但该结构仍存在一些问题：1）为了降低子级ADC比较器噪声需要使用低噪声比较器，从而使其功耗提高. 现有的取代低噪声比较器的方案因引入残差放大器而使其设计难度提高^［5］. 2）在使用闭环运放的ADC设计方案中，为实现高性能，运放会使功耗提高. 3）为降低时钟抖动，ADC采用异步时序控制，在子级逐次逼近混合型ADC中，为保证电容阵列数模转换器（capacitive array digital-to-analog converter，CDAC）建立时间，提升了比较器时钟的设计难度，提高了系统对异步时序鲁棒性的要求.

针对上述问题，本文设计了一种综合性能优越的Pipelined SAR ADC， 使用最低有效位（least significant bit，LSB）平均抗噪声方法^［6］提高系统对第二级比较器噪声容限，简化了第二级比较器结构. 使用带有预放大级的增益增强型运放^［2］，在限制功耗的前提下提高运放的速度. 为解决异步比较器时钟设计困难问题，提出基于延迟锁相环（delay-locked loop，DLL）反馈环路的比较器时钟自调节方案，提高了异步时序鲁棒性. 通过后仿真验证了ADC性能的优越性.

1 Pipelined SAR ADC整体架构

本文设计的Pipelined SAR ADC整体架构如图1所示.基于0.18 µm EPI BCD工艺设计，联合考虑ADC线性度、噪声及功耗，采用两级“8+9”的整体架构，异步时序逻辑控制，第一级8 bit量化结果与第二级9 bit量化结果通过数字校正单元输出16 bit量化结果. ADC主要包括CDAC、比较器、SAR逻辑电路、余差放大器、异步时钟产生电路、失配校准控制逻辑电路等模块.采用带有预放大级的增益增强型套筒式共源共栅结构的余差放大器实现32倍的级间增益，在控制功耗的同时提高余差放大器的速度. 为降低失调和噪声，第一级比较器采用带有两级预放大器的全差分比较器结构.利用LSB平均抗噪声方法提高系统对第二级比较器噪声的容限，从而简化第二级比较器的结构，使用带有一级预放大器的全差分比较器结构，降低功耗. 此外，在第二级使用基于DLL的反馈环路实现比较器时钟的自调节，缓解DAC建立时间设计的复杂性，提高异步时序的鲁棒性.余差放大器在第一级转换后的空闲时间对余差放大，第二级在余差放大器的采样时间转换.

1.1 CDAC设计

本文采用基于共模电平的开关切换方案，如图2所示. 在采样阶段，电容阵列正负端上极板连接共模电平V_CM，电容阵列正端（P端）下极板连接差分输入信号V_IP，电容阵列负端（N端）下极板连接差分输入信号V_IN. 计算采样阶段电容阵列总电荷为：

\left\{\begin{array}{c}{Q}_{\mathrm{p}}=\left(V_{\mathrm{I}\mathrm{P}}-V_{\mathrm{C}\mathrm{M}}\right)\times \mathrm{256}{C}_{\mathrm{1}}\\ Q_{\mathrm{n}}=\left(V_{\mathrm{I}\mathrm{N}}-V_{\mathrm{C}\mathrm{M}}\right)\times \mathrm{256}{C}_{\mathrm{1}}\end{array}\right.（1）

式中：C₁为第一级单位电容；Q_P 为P端电容上电荷；Q_N 为N端电容上电荷.

采样阶段结束后，电容阵列正负端上极板先与共模电平V_CM断开，电容阵列正负端下极板连接共模电平V_CM. 计算采样阶段结束后电容阵列总电荷：

\left\{\begin{array}{c}{Q}_{\mathrm{P}}=\left(V_{\mathrm{C}\mathrm{M}}-V_{\mathrm{T}\mathrm{O}\mathrm{P}\_\mathrm{P}}\right)\times \mathrm{256}{C}_{\mathrm{1}}\\ Q_{\mathrm{N}}=\left(V_{\mathrm{C}\mathrm{M}}-V_{\mathrm{T}\mathrm{O}\mathrm{P}\_\mathrm{N}}\right)\times \mathrm{256}{C}_{\mathrm{1}}\end{array}\right.（2）

式中：V_{TOP_P}为电容阵列正端（P端）上极板电压；V_{TOP_N}为电容阵列负端（N端）上极板电压.

根据电荷守恒：

\left\{\begin{array}{c}{V}_{\mathrm{T}\mathrm{O}\mathrm{P}\_\mathrm{P}}=\mathrm{2}{V}_{\mathrm{C}\mathrm{M}}-V_{\mathrm{I}\mathrm{P}}\\ V_{\mathrm{T}\mathrm{O}\mathrm{P}\_\mathrm{N}}=\mathrm{2}{V}_{\mathrm{C}\mathrm{M}}-V_{\mathrm{I}\mathrm{N}}\end{array}\right.（3）

采样阶段结束后，如果V_{TOP_P}<V_{TOP_N}，比较器结果为0，在比较器第1次比较结束后，电容阵列正端（P端）最高位电容下极板切换至基准电平V_REFN（本设计中为0），电容阵列负端（N端）最高位电容下极板切换至基准电平V_REFP（本设计中为5.0 V），电容阵列其余电容下极板连接共模电平V_CM. 计算第一次逼近电容阵列总电荷：

\left\{\begin{array}{l}{Q}_{\mathrm{P}}=\left(V_{\mathrm{C}\mathrm{M}}-V_{\mathrm{T}\mathrm{O}\mathrm{P}\_\mathrm{P}}\right)\times \mathrm{128}{C}_{\mathrm{1}}+\\ \left(\mathrm{0}-V_{\mathrm{T}\mathrm{O}\mathrm{P}\_\mathrm{P}}\right)\times \mathrm{128}{C}_{\mathrm{1}}\\ Q_{\mathrm{N}}=\left(V_{\mathrm{C}\mathrm{M}}-V_{\mathrm{T}\mathrm{O}\mathrm{P}\_\mathrm{N}}\right)\times \mathrm{128}{C}_{\mathrm{1}}+\\ \left(V_{\mathrm{R}\mathrm{E}\mathrm{F}\mathrm{P}}-V_{\mathrm{T}\mathrm{O}\mathrm{P}\_\mathrm{N}}\right)\times \mathrm{128}{C}_{\mathrm{1}}\end{array}\right.（4）

根据电荷守恒：

\left\{\begin{array}{l}{V}_{\mathrm{T}\mathrm{O}\mathrm{P}\_\mathrm{P}}=\frac{\mathrm{3}}{\mathrm{2}}{V}_{\mathrm{C}\mathrm{M}}-V_{\mathrm{I}\mathrm{P}}\\ V_{\mathrm{T}\mathrm{O}\mathrm{P}\_\mathrm{N}}=\frac{\mathrm{3}}{\mathrm{2}}{V}_{\mathrm{C}\mathrm{M}}-V_{\mathrm{I}\mathrm{N}}+\frac{\mathrm{1}}{\mathrm{2}}{V}_{\mathrm{R}\mathrm{E}\mathrm{F}\mathrm{P}}\end{array}\right.（5）

电容阵列上极板电压如图3中V_{TOP_P}和V_{TOP_N}所示.其中，CK_SAMP表示采样时钟，CK_COMP表示比较器时钟.重复上述逐次逼近过程，第一级获得 8 bit量化结果，第二级获得9 bit量化结果. 由图2可知，第二级采样阶段用缩放电容与电容阵列采样，量化阶段只使用电容阵列采样，使得第二级量化范围缩小至1/4，以此降低对余差放大器的闭环增益和输出摆幅的要求.

与传统的单调开关切换方案^［7］相比，基于V_CM的开关切换方案能耗更低，转换过程中比较器输入共模维持不变，且在切换前复位至共模电平利于缩短切换时间，提高响应速度.

因为第一级CDAC的电容失配决定了整个ADC系统的积分非线性（integral nonlinearity，INL）指标，为保证ADC的线性度，第一级CDAC选择单段式结构，单位电容为30 fF. 第二级CDAC的电容失配对ADC线性度影响小，为降低规模及余差放大器的负载电容，第二级选择两段式结构，单位电容为17 fF.

1.2 失配误差校准

电容阵列的失配误差会影响ADC的线性度，进而降低ADC的有效位数. 为达到16 bit的量化精度，必须进行失配误差校准，本设计针对第一级8 bit电容进行前台校准.

所设计的前台校准算法流程图如图4所示. 由校准使能信号CAL_EN控制ADC是否进入校准模式，CAL_EN信号为1时进入校准模式，否则ADC处于正常工作模式. 以第一级最高位电容的校准过程为例，校准模式下采样阶段正端（P端）校准位电容下极板连接V_REFP，其他位电容下极板连接V_CM；负端（N端）校准位电容下极板连接V_REFN，其他位电容下极板连接V_CM. 计算电容阵列总电荷为：

\left\{\begin{array}{c}{Q}_{\mathrm{P}}=\left(V_{\mathrm{R}\mathrm{E}\mathrm{F}\mathrm{P}}-V_{\mathrm{C}\mathrm{M}}\right)\times \left(C_{\mathrm{8}}+\mathrm{\Delta }{C}_{\mathrm{8}}\right)\\ Q_{\mathrm{N}}=\left(V_{\mathrm{R}\mathrm{E}\mathrm{F}\mathrm{N}}-V_{\mathrm{C}\mathrm{M}}\right)\times \left(C_{\mathrm{8}}+\mathrm{\Delta }{C}_{\mathrm{8}}\right)\end{array}\right.（6）

式中：C₈为第一级最高位电容值；ΔC₈为第一级最高位电容的失配误差.

校准模式下量化阶段，低位电容下极板连接V_CM，电容阵列上极板电压按照比较器结果逐次逼近，将校准位电容的失配误差量化. 计算电容阵列总电荷为：

\left\{\begin{array}{l}{Q}_{\mathrm{P}}=\left(V_{\mathrm{C}\mathrm{M}}-V_{\mathrm{T}\mathrm{O}\mathrm{P}\_\mathrm{P}}+V_{\mathrm{O}\mathrm{S}}\right)\times \left(\mathrm{2}{C}_{\mathrm{8}}+\mathrm{\Delta }{C}_{\mathrm{8}}\right)\\ Q_{\mathrm{N}}=\left(V_{\mathrm{C}\mathrm{M}}-V_{\mathrm{T}\mathrm{O}\mathrm{P}\_\mathrm{N}}\right)\times \left(\mathrm{2}{C}_{\mathrm{8}}+\mathrm{\Delta }{C}_{\mathrm{8}}\right)\end{array}\right.（7）

式中：V_OS为失调误差. 根据电荷守恒，计算最高位量化实际权重.

\mathrm{\Delta }{V}_{\mathrm{T}\mathrm{O}\mathrm{P}}=\frac{C_{\mathrm{8}}+\mathrm{\Delta }{C}_{\mathrm{8}}}{\mathrm{2}{C}_{\mathrm{8}}+\mathrm{\Delta }{C}_{\mathrm{8}}}\left(V_{\mathrm{R}\mathrm{E}\mathrm{F}\mathrm{N}}-V_{\mathrm{R}\mathrm{E}\mathrm{F}\mathrm{P}}+V_{\mathrm{O}\mathrm{S}}\right)（8）

变换极性，调换V_REFN和V_REFP电压值再次校准，两次校准结果相减取平均，实现用低于校准位的电容阵列对校准位电容失配的量化，同时消去失调误差的影响. 从低到高位电容依次校准后，得到实际电容阵列的权重.

1.3 LSB平均抗噪声方法

比较器噪声是限制SAR ADC实现高精度的重要因素，传统降低比较器噪声的方法功耗高^［5］. LSB平均抗噪声方法是针对采样后转换阶段的比较器噪声通过取多次比较结果平均的方法优化比较器的决策以降低转换阶段的噪声有效值^［2］，以达到在保证ADC精度的条件下提高比较器噪声容限、简化比较器结构的目的.

LSB平均抗噪声方法效果如图5所示.LSB平均抗噪声方法只在一定的噪声阈值内起作用，对于过高的比较器噪声，LSB的比较器输出结果都是错误的；对于过低的比较器噪声，LSB的比较器输出结果都是正确的.这两种情况下LSB平均抗噪声方法都无效.

利用MATLAB软件对LSB平均抗噪声方法在不同比较器噪声水平下的效果进行建模仿真. 针对比较器噪声水平为0.0LSB～0.8LSB的情况，通过MATLAB模型分别对平均次数M为1~8次仿真，得到ADC信噪比，结果如图6所示. 在相同比较器噪声水平下，平均次数越高，ADC信噪比越高，在大约 0.3LSB的比较器噪声水平下，LSB平均抗噪声方法的效果最好.

在0.3 LSB比较器噪声水平下，对不同平均次数LSB平均抗噪声方法的效果进行建模仿真， 结果如图7所示，随着LSB平均次数上升，ADC信噪比单调上升，但是在LSB平均次数大于4次后，提升LSB平均次数对提升ADC信噪比的影响变小. 同时，每增加1次LSB平均次数要牺牲比较器时钟对应的量化时间，所以选择4次平均来实现LSB平均抗噪声方法.

通过ADC MATLAB模型对使用LSB平均抗噪声方法前后ADC输出频谱图进行仿真，如图8所示，使用该方法前后ADC有效位数分别为14.85 bit和15.66 bit. 可见使用该方法可以降低ADC频谱图的底噪，有效弱化比较器噪声对ADC性能的影响.

联合考虑LSB平均抗噪声方法，Pipelined SAR ADC时钟分配如图9所示. 考虑ADC采样率为5 MS/s，采样周期为200 ns，分配第一级采样时间50 ns，转换时间150 ns，转换时间的前100 ns比较器完成8 bit比较；余差放大器在第一级采样时间和比较器工作时间共150 ns的时间内采样，在第一级转换时间内第一级比较器工作后剩余的50 ns时间内放大；第二级在余差放大器放大的50 ns时间内采样，在余差放大器采样的150 ns内完成转换，转换时间适应比较器9次比较与LSB平均抗噪声方法引入的4次冗余比较.

2 具体电路设计

2.1 带预放大级余差放大器

余差放大器是Pipelined SAR ADC的关键模块，为实现ADC 16 bit精度、5 MS/s采样率的设计指标，选择带预放大级的套筒式增益增强型运算放大器结构^［2］. 如图10所示，预放大级在小幅提升直流增益的同时引入远离主极点的次极点，将运放的幅频曲线向上平移，提升运放的闭环带宽，同时使用推挽式输入结构提升运放速度. 对比传统套筒式运放，实现相同闭环带宽的条件下，本文运放的功耗降低了20%. 运算放大器与第一级电容阵列共256倍单位电容构成的采样电容和8倍单位电容构成的反馈电容共同组成余差放大器模块.

在3.7 pF负载电容，温度为-40~85 ℃，电源电压浮动±5%，FF、TT、SS工艺角下对运放进行交流工艺电压温度（process voltage temperature，PVT）仿真，余差放大器PVT仿真结果如图11所示. 由图11可知，最差情况下，运放也可以达到直流增益112.6 dB， 32倍闭环增益下闭环带宽41.678 MHz，32倍闭环增益处最差相位裕度63°，且最差增益带宽和最差相位裕度不同时出现，运放设计符合系统指标要求.

2.2 比较器的设计

比较器的失调和速度影响ADC的精度和速度，是ADC电路的重要模块之一. 为实现第一级13 mV的比较器失调要求，第一级比较器采用两级预放大加Latch的结构^［8］，如图12所示，比较器最后一级的输入失调被两级预放大级的增益衰减，比较器的失调主要由第一级预放大的失调决定，通过提高输入管尺寸来提高第一级增益以减小失调，同时两级预放大结构可有效抑制回踢噪声，降低比较器噪声. 由于ADC第二级使用了前文介绍的LSB平均抗噪声方法，比较器噪声容限提高，第二级选择一级预放大加Latch结构，简化了比较器结构，降低了比较器的功耗.

为验证第一级比较器满足ADC对失调电压的需求，对首级比较器失调电压进行200个点的蒙特卡洛仿真，仿真结果如图13所示，由仿真结果可知，第一级比较器失调电压分布为-6.6~6.6 mV，满足失调电压要求.

2.3 异步时钟与SAR逻辑控制

传统同步SAR ADC外接时钟为ADC采样率 10倍及以上，导致时钟抖动明显，且高速时钟加大了片内时钟接收电路的设计难度^［9］. 本文ADC采用异步逻辑控制电路，保证芯片外接时钟与ADC采样率一致，大大降低了外接时钟频率和片内时钟接收电路的设计难度.

异步比较器时钟产生电路和SAR逻辑电路如 图14所示. 在采样时钟为高电平时，D触发器复位，当采样时钟的反相时钟CKB_SAMP为高电平时，因TRIG<8∶0>信号被复位至0，经过负脉冲发生器（negative pulse generator，NPG）和与门后，比较器时钟为高电平，比较器工作后产生比较结果，正负端结果经过异或门产生的VALID信号一定为高，由移位寄存器和数据锁存器构成的SAR逻辑电路开始工作，产生时钟控制信号TRIG<8：0>，同时锁存比较器输出结果O<8：0>. TRIG<8：0>信号依次为高后，经过负脉冲发生器和与门后，比较器时钟信号CK_COMP被置为低电平，比较器被复位，VALID信号被复位为低电平，SAR逻辑电路与异步时钟电路联合产生信号如图15所示，其中r<8：0>信号为TRIG<8：0>信号经过负脉冲发生器产生的负脉冲信号.

2.4 基于DLL反馈环路的比较器时钟自调节

2.3节介绍的异步SAR逻辑控制中，电容阵列上极板电压的建立时间由负脉冲发生器中的延时单元决定，所设计的延时单元延时要保证电容阵列上极板电压建立误差在ADC精度16 bit的要求之内. 由于第二级使用1.3节介绍的LSB平均抗噪声方法，在采样时钟低电平的时间里要完成12次转换，对延时单元延时的设计难度较大，为保证各工艺角下的ADC精度，设计了基于DLL反馈环路的比较器时钟自调节控制电路，异步SAR逻辑与比较器时钟信号如图15所示.自调节环路包含鉴相器（phase discriminator， PD）、电荷泵（charge pump， CP）、低通滤波器（low pass filter， LPF）和压控延时线（voltage control delay line， VCDL）^［10-12］，实现了比较器时钟的自调节，降低了延时设计难度，可以避免由于非理想因素导致设计延时偏移造成的CDAC建立不完全或ADC位数缺失问题，提高了ADC第二级异步SAR逻辑控制电路的鲁棒性.

如图16所示，采样时钟CK_SAMP和最低位转换控制信号TRIG<0>输入鉴相器，根据CK_SAMP和TRIG<0>上升沿的前后关系，鉴相器生成电荷泵的控制信号UP和DN，其中UP信号控制电容充电，DN信号控制电容放电，由此产生负脉冲发生器中压控延时单元的控制电压（control voltage，CV），经过该反馈环路的调节，最终比较器时钟CK_COMP合理地分配在采样时钟低电平时间内.

由于工艺引入的非理想因素导致初始状态下压控延时单元的延时过大，如图17所示，有多个比较器时钟周期落于采样时钟高电平时间内，导致TRIG<0>信号未与正确的采样时钟上升沿被鉴相器识别导致DLL反馈环路进入正反馈而失效. 为解决这个问题，为DLL反馈环路设计了保护措施，如图18所示. 如果有上述情况发生，鉴相器输入会变为采样时钟和自身延时后的信号，强制压控延时单元延时降低，DLL控制比较器时钟回调，直到DLL反馈环路进入正常的负反馈模式. 基于DLL的比较器时钟自调节环路功能仿真结果如图19所示.

3 后仿真结果

本文所设计的16 bit Pipelined SAR ADC由两级多位SAR ADC及余差放大器组成，电路设计、版图和后仿真验证基于0.18 µm EPI BCD工艺. 图20为Pipelined SAR ADC版图. 通过后仿真验证Pipelined SAR ADC的功能正常.

在5.0 V供电电压、5 MS/s采样率的条件下对ADC的动态性能进行后仿真. 在输入信号频率为83.008 kHz时，本文设计的ADC的动态性能指标仿真结果如图21所示.由图21可知，非杂散动态范围SFDR为110.72 dB，信噪失真比SNDR为95.73 dB，总谐波失真THD为-109.43 dB，有效位数ENOB为15.61 bit.

在FF、TT、SS工艺角下分别对ADC的动态性能进行仿真验证，仿真结果如表1所示，在FF工艺角下，ADC动态性能最差，但仍能保证SFDR为106.64 dB，SNDR为93.74 dB，THD为-106.55 dB，ENOB为15.28 bit，保证优越的动态性能. 在SS工艺角下，ADC动态性能最好，原因是在SS工艺角下所设计的运放相位裕度更优，稳定性更优，有利于降低系统的非线性失真. 由于未进行流片测试，为保证本文所设计的ADC芯片在不同工作环境下的可靠性，针对ADC的动态性能进行了PVT仿真，电压浮动与温度变化极限值状态下ADC动态性能如表2所示. 由表2可知，在温度为-40~85 ℃，供电电压浮动为±10%的仿真条件下，ADC能保证最低ENOB为15.52 bit， SNDR为95.05 dB， SFDR为106.89 dB. 由此可知，ADC在供电电压和环境温度变化时能保证优越的动态性能.

对相关文献提出Pipelined SAR ADC的性能进行总结并与本文设计进行对比，如表3所示. 对比主要能体现ADC综合性能的指标（品质因数FoMs）. 由表3可知，与参考文献相比，本文设计的Pipelined SAR ADC在ENOB、SNDR、SFDR等表征ADC精度和线性度的指标上普遍表现突出，本文设计的ADC的FoMs指标为171.8 dB. 综上所述，本文使用的LSB平均抗噪声方法以及所设计的高能效运放能在有效控制功耗的前提下提高ADC精度，从而提升ADC品质因数. 本文设计有着优越的精度指标和综合性能.

4 结 论

本文设计了一款适应数字X射线系统中光电二极管阵列读出电路对后端ADC要求的高精度Pipelined SAR ADC. 通过采用基于DLL反馈环路的比较器时钟自调节方案，降低系统延时设计难度，提升异步SAR逻辑鲁棒性；采用LSB平均抗噪声方法，简化第二级比较器结构；采用带有预放大级的增益增强型运放，提升ADC速度. 后仿真结果显示，本文设计的Pipelined SAR ADC在5 MS/s的采样率下有很好的动态性能，具有优越的信噪失真比及非杂散动态范围.

参考文献

[1] 韩雪峰. X射线探测器读出电路中SAR ADC的研究与设 计［D］．湘潭： 湘潭大学， 2020．

[2] HAN X F ．Research and design of SAR ADC in readout circuit of X-ray detector［D］. Xiangtan：Xiangtan University，2020．（in Chinese）

[3] HURRELL C P， LYDEN C， LAING D，et al ．An 18 bit 12.5 MS/s ADC with 93 dB SNR［J］．IEEE Journal of Solid-State Circuits，2010， 45（12）： 2647-2654．

[4] SEKIMOTO R， SHIKATA A， YOSHIOKA K，et al ．A 0.5 V 5.2 fJ/conversion-step full asynchronous SAR ADC with leakage power reduction down to 650 pW by boosted self-power gating in 40 nm CMOS［J］．IEEE Journal of Solid-State Circuits，2013，48（11）：2628-2636．

[5] SEHGAL R， VAN DER GOES F， BULT K ．A 13 mW 64 dB SNDR 280 MS/s pipelined ADC using linearized open-loop class-AB amplifiers［C］//ESSCIRC 2017 - 43rd IEEE European Solid State Circuits Conference， September 11-14，2017. Leuven，Belgium：IEEE， 2017：131-134．

[6] MIKI T， MORIE T， MATSUKAWA K，et al ．A 4.2 mW 50 MS/s 13 bit CMOS SAR ADC with SNR and SFDR enhancement techniques［J］．IEEE Journal of Solid-State Circuits，2015， 50（6）： 1372-1381．

[7] SHEN J， SHIKATA A， FERNANDO L D， et al. A 16 bit 16 MS/s SAR ADC with on-chip calibration in 55 nm CMOS［J］. IEEE Journal of Solid-State Circuits， 2018， 53（4）： 149-1160.

[8] 葛馨 ．12位异步逐次逼近模数转换器设计［D］．西安：西安电子科技大学，2020．

[9] GE X ．Design of 12 bit asynchronous successive approximation analog-to-digital converter［D］．Xi’an：Xidian University，2020．（in Chinese）

[10] RAZAVI B， WOOLEY B A ．Design techniques for high-speed，high-resolution comparators［J］．IEEE Journal of Solid-State Circuits，1992，27（12）：1916-1926．

[11] CHEN S W M， BRODERSEN R W ．A 6 bit 600 MS/s 5.3 mW asynchronous ADC in 0.13-CMOS［J］．IEEE Journal of Solid-State Circuits，2006，41（12）：2669-2680．

[12] ANUSHKANNAN N K， MANGALAM H， DHARANI V A，et al ．Comparison and analysis of various PFD architecture for a phase locked loop design［C］//2013 IEEE International Conference on Computational Intelligence and Computing Research， December 26-28， 2013. Enathi，India：IEEE，2013：1-4．

[13] ALLEN P E， HOLBERG D R. CMOS analog circuit design［M］. London： Oxford University Press， 2007：546-556.

[14] ABDULRAZZAQ B I， ABDUL HALIN I， KAWAHITO S，et al ．A review on high-resolution CMOS delay lines：towards sub-picosecond jitter performance［J］．Springer Plus，2016，5： 434．

[15] CAO Y F， ZHANG S M， ZHANG T L，et al ．A 91.0-dB SFDR single-coarse dual-fine pipelined-SAR ADC with split-based background calibration in 28-nm CMOS［J］．IEEE Transactions on Circuits and Systems Ⅰ：Regular Papers，2021，68（2）：641-654．

[16] SHEN Y， LIU S B， ZHU Z M ．A 12-bit 50 MS/s zero-crossing-based two-stage pipelined SAR ADC in 0.18 µm CMOS［J］．Microelectronics Journal，2016，57：26-33．

[17] CHEN K R， HARIKUMAR P， ALVANDPOUR A ．Design of a 12.8 ENOB，1 kS/s pipelined SAR ADC in 0.35-μm CMOS［J］．Analog Integrated Circuits and Signal Processing，2016，86（1）：87-98．

[18] GANDARA M， GULATI P， SUN N ．A 172 dB-FoM pipelined SAR ADC using a regenerative amplifier with self-timed gain control and mixed-signal background calibration［C］//2017 IEEE Asian Solid-State Circuits Conference （A-SSCC），November 6-8， 2017. Seoul，Korea （South）：IEEE，2017：297-300．

[19] WU Y M， LAN J C， CHEN M，et al ．A 16-channel 50 MS/s 14 bit pipelined-SAR ADC for integrated ultrasound imaging systems［C］//2020 IEEE Asia Pacific Conference on Circuits and Systems （APCCAS）， December 8-10， 2020. Ha Long， Vietnam：IEEE， 2020： 3-6．

基金资助

国家重点研发计划资助项目（2023YFB4402800）