高速低消耗数字插值滤波器设计

摘要

针对传统数字插值滤波器硬件资源消耗大、工作速度慢等问题，提出一种基于运算资源复用的改进数字插值滤波器的设计方法 .该方法在多相数字插值滤波器的基础上，对滤波器架构进行了优化，实现核心运算资源的复用，可以明显降低电路资源消耗和功耗.提出的新型构架滤波器采用FPGA平台进行了原型验证，并与传统插值滤波器、多路并行插值滤波器和多相插值滤波器进行了对比.结果表明，改进滤波器所占用寄存器数量较传统结构减少65%，较多路并行结构减少73%，较多相结构减少28%；最大工作时钟频率较传统结构提升129%，较多路并行结构提升13.8%，功耗也要低于传统结构、多路并行结构，更适合高速、低消耗等应用场景.

关键词

插值 / 数字滤波器 / 现场可编程门阵列(FPGA) / 数模转换器 / 数字上变频

基金资助

模拟集成电路国家重点实验室稳定支持项目（JCKY2019210C058）