高速低消耗数字插值滤波器设计

Design of High-speed Low-power Digital Interpolation Filters

摘要

针对传统数字插值滤波器硬件资源消耗大、工作速度慢等问题， 提出一种基于运算资源复用的改进数字插值滤波器的设计方法.该方法在多相数字插值滤波器的基础上， 对滤波器架构进行了优化， 实现核心运算资源的复用，可以明显降低电路资源消耗和功耗. 提出的新型构架滤波器采用FPGA平台进行了原型验证，并与传统插值滤波器、多路并行插值滤波器和多相插值滤波器进行了对比. 结果表明，改进滤波器所占用寄存器数量较传统结构减少65%， 较多路并行结构减少73%， 较多相结构减少28%；最大工作时钟频率较传统结构提升129%， 较多路并行结构提升13.8%， 功耗也要低于传统结构、多路并行结构， 更适合高速、低消耗等应用场景.

Abstract

In response to the issues of high hardware resource consumption and slow processing speed associated with traditional digital interpolation filters， a design methodology based on operand resource reuse is proposed to enhance digital interpolation filter performance. Building upon the foundation of a polyphase digital interpolation filter， this method optimizes the filter architecture to enable the reuse of core computational resources， resulting in a significant reduction in circuit resources and power consumption. A novel architecture filter proposed in this study is prototyped verified on an FPGA platform，and comparative analyses are conducted with traditional interpolation filters， multi-channel parallel interpolation filters， and polyphase interpolation filters. The results indicate that the improved filter requires 65% fewer registers compared to the traditional structure， 73% fewer registers compared to the multi-channel parallel structure， and 28% fewer registers compared to the polyphase structure， respectively. The maximum operating clock frequency is increased by 129% compared to the traditional structure and 13.8% compared to the multi-channel parallel structure. Moreover， power consumption is lower than that of traditional structure and multi-channel paralle structure， making it more suitable for high-speed and low-power consumption applications.

Graphical abstract

关键词

插值 / 数字滤波器 / 现场可编程门阵列（FPGA） / 数模转换器 / 数字上变频

Key words

interpolation / digital filters / field programmable gate arrays （FPGA） / analog to digital converter / digital up-conversion

数字上变频（digital up-conversion， DUC）早已成为高速高精度数模转换器（digital-to-analog converter， DAC）的重要组成部分^［1-4］， 而高速、低功耗数字插值滤波器是数字上变频的必然要求. 受限于技术水平， 单纯通过高速端口实现高采样率十分困难， 电子系统通过集成数字插值滤波器^［5-6］就可以完成对外部输入的低频数字信号的升采样处理^［7］， 在不提高输入端口速率的同时有效提高数据率， 有效降低了DAC内核的高更新速率对输入端口速率的要求. 早在20世纪80年代， Vaidyanathan 发表大量相关文章， 推动了多速率数字信号处理的快速发展. 随后宗孔德于1996年在《多抽样率信号处理》中对内插滤波进行了详细介绍. 要实现高倍数的插值，就需要高阶数的滤波器， 运算量随之增大，实现该滤波器的难度也就越大. 对于本身速率就较高的信号， 在经过几级的插值操作后， 信号的采样率可能会远大于系统本身的工作时钟频率. 这导致在工程实践中， 要实现插值滤波器愈发困难^［8-9］. 使用多路并行滤波结构可降低每一路滤波器工作频率， 有助于滤波器的实现， 但该方法需要消耗大量硬件资源. 采用多相滤波结构有助于在改变数字信号采样率的同时降低实现难度^［10］， 但对于需要高采样率精度的场景， 该结构并不适用. 针对普通多相滤波采样率精度不够高的问题，研究人员也提出了基于多相滤波器组的信道化处理方法^［11-12］.该方法可以在多个不同带宽的信道中处理被分解的高速率数据， 但不同信道中的数据可能存在串扰， 这也会增加实现高速滤波的难度和成本， 因此在高速滤波时减少滤波电路的成本一直是主要研究方向. 随着多速率信号处理技术的迅速发展， 为满足复杂通信系统分数倍速率转换的需求， 当前研究多聚焦于不同种类多速率滤波器的级联. 例如， Renfors等^［13］提出了一种结合成型滤波器、半带滤波器组和分数插值滤波器的结构， 可实现带宽可变多速率处理. 曾涛等^［14］设计了一个由基带成型滤波器和多级半带滤波器组成的滤波系统， 在降低滤波器阶数的同时保证了传输信号波形不受影响. 谢海霞等^［15］针对高阶插值滤波器用单个滤波器难以实现的问题， 提出一种由级联积分-组合（cascaded integrator-comb， CIC）抽取滤波器、补偿滤波器、 半带（half band， HB） 抽取滤波器和有限冲激响应（finite impulse response， FIR）滤波器组成的级联组设计方案， 该系统能够实现输入数据的 128 倍抽取功能. 滤波器级联组架构适用于当前复杂的通信系统， 但级联组中单个插值滤波器仍采用多路多相结构实现，对单个多速率数字处理滤波器结构进行优化和改进， 可以直接提升滤波器级联组架构的整体性能^［16］， 并减少资源消耗.

基于以上分析， 本文针对传统插值滤波器工作时钟过高， 硬件资源消耗大的问题， 结合数字变频的插值特性， 以及FIR滤波器系数的特点对多相滤波器的乘法器资源进行复用， 在最大限度保留多路多相结构插值滤波器速度优势的基础上， 达到简化硬件结构， 显著减少硬件资源的消耗的目的. 通过分析和比较， 该设计不仅有效解决了传统插值滤波结构工作时钟频率过高的问题， 而且针对常见的多相插值结构， 节约了近一半的乘法运算资源.

1 传统数字插值滤波器

对于整数倍内插来说， 数据的采样率会在一次插值运算后提高. 将一个采样序列x（i）进行N倍内插， 就需要在每两个相邻采样点间插入N-1个点（一般为0）， 其中i为采样点序号. 得到插值后的序列可表示为：

c\left(i\right)=\left\{\begin{array}{cc}x\left(\frac{i}{N}\right),& i=\mathrm{0},\pm N,\pm \mathrm{2}N,\dots \\ \mathrm{0},& \mathrm{其他}\end{array}\right.（1）

对插值器输出做Z变换可以得到式（2）：

C\left(z\right)={\displaystyle \sum _{i=-\mathrm{\infty }}^{+\mathrm{\infty }}}c\left(i\right)z^{-i}={\displaystyle \sum _{i=-\mathrm{\infty }}^{+\mathrm{\infty }}}x\left(i\right)z^{-iN}=X\left(z^N\right)（2）

将z={\mathrm{e}}^{\mathrm{j}w}代入式（2）， 其中w为角频率. 可得式（3）：

C\left({\mathrm{e}}^{\mathrm{j}w}\right)=X\left({\mathrm{e}}^{\mathrm{j}wN}\right)（3）

由式（3）可以看出， 对原采样序列进行N倍内插之后， 原信号的频谱被N倍压缩， 此过程相当于在时域上对原序列做拓展， 故采样序列时域分辨率明显提高. 若信号采样率提升到原采样率的N倍，会导致插值后信号在频域产生N-1个镜像信号.因此要从内插后的信号中恢复出原始信号，须通过一个通带带宽为π/N的低通滤波器.

图1为原始信号经内插后进行带宽为π/N的低通滤波. 其中，C^{\text{'}}\left({\mathrm{e}}^{\mathrm{j}w}\right)是插值后信号经滤波后恢复得到的原始信号的频谱响应.考虑到有限冲激响应滤波器具有线性相位，而线性相位特性会导致滤波器系数具有对称性，因此多速率数字信号处理中的滤波器常采用FIR结构.

2 改进的插值滤波器

2.1 多路并行插值滤波

图2为传统3倍插值滤波器， 信号经过插值之后采样率变为原来的3倍.

如图3所示，传统3倍插值滤波器在具体工作过程中， 数据输出时钟clk_fast的频率是数据输入时钟clk_slow的3倍，此时滤波器工作在高频时钟clk_fast下.图3所示的3倍插值滤波器中，当时钟频率较低时并不会导致严重的问题.但若clk_slow的频率为 1 000 M甚至更高， 则时钟clk_fast的频率就要求在3 000 M以上， 电路工作频率过高时， 很容易出现时序违例， 进而导致工作发生错误， 且过高的时钟频率也意味着更大的功耗和噪声.

多路并行插值滤波器可以降低滤波器工作时钟频率， 有效弥补传统插值滤波结构的缺点. 多路并行3倍插值滤波器结构如图4所示， 其工作时序如 图5所示. 同样地， 数据输出时钟clk_fast的频率是数据输入时钟clk_slow的3倍， 但此时滤波器是工作在低频时钟clk_slow下的.对比图3和图5可以发现， 多路并行插值滤波器中，每一路滤波器产生输出的频率都是传统结构的1/3，而最终的输出data_out完全一样. 这意味着多路并行结构的工作时钟频率只需为传统结构的1/3，就可以取得一样的滤波效果.

2.2 滤波器多相分解

滤波器的多相分解过程如下， 假定FIR滤波器的冲激响应为h（n）， 其Z变换见式（4）：

H\left(z\right)={\displaystyle \sum _{n=\mathrm{0}}^{S-\mathrm{1}}}h\left(n\right)z^{-n}（4）

其中， S为滤波器的系数个数. 将式（4）展开， 可以得到抽取滤波器的多相结构，见式（5）：

H\left(z\right)=h\left(\mathrm{0}\right)z^{\mathrm{0}}+h\left(\mathrm{1}\right)z^{-\mathrm{1}}+\dots +

h\left(M\right)z^{-M}+h\left(M+\mathrm{1}\right)z^{-\left(M+\mathrm{1}\right)}=

h(\mathrm{0})z^{\mathrm{0}}+h(M)z^{-M}+h(\mathrm{2}M)z^{-\mathrm{2}M}+\dots +

h[(P-\mathrm{1})M]z^{-\left(P-\mathrm{1}\right)M}+h(\mathrm{1})z^{-\mathrm{1}}+

h\left(M+\mathrm{1}\right)z^{-\left(M+\mathrm{1}\right)}+h(\mathrm{2}M+\mathrm{1})z^{-\left(\mathrm{2}M+\mathrm{1}\right)}+\cdots +

h[\left(P-\mathrm{1}\right)M+\mathrm{1}]z^{-\left(P-\mathrm{1}\right)M-\mathrm{1}}+

h(M-\mathrm{1})z^{-\left(M-\mathrm{1}\right)}+h(\mathrm{2}M-\mathrm{1})z^{-\left(\mathrm{2}M-\mathrm{1}\right)}+

h(\mathrm{3}M-\mathrm{1})z^{-\left(\mathrm{3}M-\mathrm{1}\right)}+\dots+

h[\left(P-\mathrm{1})M+M-\mathrm{1}\right]z^{-\left(P-\mathrm{1}\right)M-\left(M-\mathrm{1}\right)}（5）

特别地，令：

E_k\left(z^M\right)={\displaystyle \sum _{n=\mathrm{0}}^{P-\mathrm{1}}}h\left(nM+k\right)\left(z^{-nM}\right)（6）

式中：k=\mathrm{0,1},\cdots ,M^{-\mathrm{1}};P=\frac{S}{M}.

则H（z）的多相分解可以表示为式（7）：

H\left(z\right)={\displaystyle \sum _{k=\mathrm{0}}^{M-\mathrm{1}}}{z}^{-k}{E}_k\left(z^M\right)（7）

式中：P为分相个数；M为每一个相位中非零滤波器系数的个数；E_k\left(z^M\right)就是分解出来的多相分量.同样地，令P=S/N，就得到了插值滤波器的多相结构，见式（8）：

H\left(z\right)={\displaystyle \sum _{k=\mathrm{0}}^{N-\mathrm{1}}}{z}^{N-\mathrm{1}-k}{R}_k\left(z^N\right)（8）

R_k\left(z^N\right)={\displaystyle \sum _{n=\mathrm{0}}^{P-\mathrm{1}}}h\left(nM+M-\mathrm{1}-k\right){\left(z^N\right)}^{-n}（9）

根据式（8）得到N相插值滤波器的结构如图6所示.

多相分解使得运算发生在插值滤波器数据率较低的一端，极大降低了滤波器工作时钟的频率，减小了硬件在时序上的压力.

2.3 改进的数字插值滤波器

由于FIR滤波器的线性相位特性， 其系数具有两边对称的特点. 以一个3倍FIR插值滤波器为例：［h₁，h₂，0，h₃，h₄，0，h₅，h₆，0，h₇，h₈，0，h₉，h₁₀，h_c，h₁₀，h₉，0，h₈，h₇，0，h₆，h₅，0，h₄，h₃，0，h₂，h₁］.

原始输入数据插值过程如图7所示， 插值后数据率变为原来的3倍.

插值后数据与滤波器系数滑动卷积的过程如图8所示.

当滤波器系数和数据［0，0，x₁，0，0，x₂，0，0，x₃，0，0，x₄，0，0，x₅，0，0，x₆，0，0，x₇，0，0，x₈，0，0，x₉，0，0］相乘并累加即得第1类结果out₁= x₅×h_c.

当滤波器系数和数据［0，x₁，0，0，x₂，0，0，x₃，0，0，x₄，0，0，x₅，0，0，x₆，0，0，x_7，0，0，x₈，0，0，x₉，0，0，x₁₀］相乘并累加得到第2类结果out₂=x₁×（h₂）+x₂×（h₄）+x₃×（h₆）+x₄×（h₈）+x₅×（h₁₀）+x₆×（h₉）+x₇×（h₇）+x₈×（h₅）+x₉×（h₃）+x₁₀×（h₁）.

当滤波器系数和数据［x₁，0，0，x₂，0，0，x₃，0，0，x₄，0，0，x₅，0，0，x₆，0，0，x₇，0，0，x₈，0，0，x₉，0，0，x₁₀，0］相乘并累加得到第3类结果out₃=x₁×（h₁）+x₂×（h₃）+x₃×（h₅）+x₄×（h₇）+x₅×（h₉）+x₆×（h₁₀）+x₇×（h₈）+x₈×（h₆）+x₉×（h₄）+x₁₀×（h₂）.

再当滤波器系数和数据［0，0，x₂，0，0，x₃，0，0，x₄，0，0，x₅，0，0，x₆，0，0，x₇，0，0，x₈，0，0，x₉，0，0，x₁₀，0，0］相乘并累加便再得到第1类结果out₁=x₅×h_c.

不难发现该3倍插值滤波器的输出只有3种类型， 这就是该滤波器3相分解，其中每一个相位分量拥有该滤波器的部分系数，合起来就是完整的滤波器系数. 由于插值的缘故，某一时刻的输出只与其中一个相位分量有关.第一相输出只与最中间的滤波器系数h_c有关.第二相和第三相输出所涉及的乘数因子是相同的，由于固定系数滤波器中乘数因子以硬件的形式固定在电路中，故对该多路并行插值滤波器中的乘法运算资源进行复用.最终得到改进插值滤波器结构如图9所示.

3 仿真及分析

采用Verilog HDL语言分别实现传统插值滤波器、多路并行插值滤波器、多相插值滤波器及改进高速低消耗插值滤波器. 选用Questasim仿真环境分别进行仿真， 通过Matlab对插值滤波前后的数据进行频谱分析.

改进插值滤波器仿真结果如图10所示，输出时钟clk_out的频率为输入时钟clkin的3倍，输出信号dout的采样率也是输入信号din采样率的3倍.图11为改进结构插值滤波器归一化幅频响应，归一化频率以每个样本点的弧度（rad/sample）表示，单位为 π·rad/sample，如归一化频率为0.5，则每经过一个样本，信号的相位变化为0.5π rad.根据信噪比（signal-to-noise ratio， SNR）计算公式\mathrm{S}\mathrm{N}\mathrm{R}=\mathrm{10}\mathrm{l}\mathrm{o}{\mathrm{g}}_{\mathrm{10}}\frac{P_{\mathrm{s}}}{P_{\mathrm{n}}}求出采样点信噪比并做归一化处理，其中P_{\mathrm{s}}为信号功率， P_{\mathrm{n}}为噪声功率. 然后对改进插值滤波器灌入两种不同频点的信号进行测试， 其输入输出数据的归一化SNR见图12~图15. 由于该滤波器输出信号信噪比相较输入基本不变且通带内无旁瓣， 说明滤波性能达到指标， 其带宽变为原来的3倍， 产生2个由插值引起的镜像信号， 说明完成了3倍插值.

为控制参照条件， 分别用4种不同结构实现一个阶数为28， 系数为［36，-19，0，-156，-12，0，479，223，0，-1 215，-993，0，3 569，6 277，8 192，6 277， 3 569，0，-993，-1 215，0，223，479，0，-12，-156，0，-19，36］的FIR滤波器.

为了对4种结构插值滤波器的硬件资源消耗情况、功耗、最大工作频率以及最坏时序路径进行分析. 选用Altera公司Cyclone V SoC系列的器件5CSEMA5F31C6作为FPGA， 并在Quartus软件环境下对4种不同结构的插值滤波器进行综合.

表1对比了4种插值滤波器硬件资源消耗情况，本文提供的改进结构对组合逻辑单元的消耗远小于传统结构、多路并行结构及多相结构.同时改进结构所占用寄存器数量较传统结构减少315，下降比例为65%；较多路并行结构减少441，下降比例为73%；较多相结构减少64，下降比例为28%.改进结构所占用自适应逻辑模块（adaptive logic module， ALM）的数量也明显低于其他3种. 结果表明， 改进结构插值滤波器对于硬件资源的消耗较其他3种结构有较大幅度改善.

表2列出了4种结构不同时钟频率下的功耗情况.由于传统结构具有最高的工作时钟频率， 因此高时钟翻转率引起的高开关功耗导致其具有4种结构中最高的总功耗.虽然多路并行结构工作时钟频率不算高，但其巨大的硬件资源消耗， 导致它的功耗也不低.多相结构在具有低频工作时钟的同时所消耗面积资源也很小，因此具有4种结构中最低的功耗. 由于本文的改进结构在多路多相的基础上对运算资源进行复用，导致其部分电路的工作时钟频率高于多相结构，因此其功耗仅略高于多相结构.50 MHz运行频率下与传统结构相比减小7%，与多路并行结构相比减小4%.

表3给出了不同时钟约束频率下4种滤波器的最大工作频率F_{\mathrm{m}\mathrm{a}\mathrm{x}}及最坏时序路径延时Slack，可知传统结构插值滤波器的最大工作频率明显低于其他3种结构；多路并行结构的F_{\mathrm{m}\mathrm{a}\mathrm{x}}与多相结构和改进结构接近；30 MHz的时钟约束频率下，改进结构的最大工作频率较传统结构提升了20.8 MHz，提升比例为129%； 与多路并行结构相比提升了4.47 MHz，比例为13.8%. 对应地，较高的工作时钟频率导致电路更难满足时钟约束，所以传统结构具有最大的最坏时序路径延时.同时由于改进结构滤波器使用更多的选择器来实现运算资源的复用，改进结构插值滤波器的Slack较多相结构略微增大.

综上所述， 多路并行结构虽然有效降低了传统结构的高工作时钟频率， 但其资源消耗依然庞大. 相比之下， 多相结构在保持多路并行结构优势的基础上， 显著减少了资源消耗. 本文提出的改进结构不仅克服了传统结构在高工作频率方面的限制， 而且在时钟性能上实现了比多相结构更进一步的提升， 同时显著降低了硬件资源的开销.

4 结 论

本文提出了一种基于运算资源复用的改进数字插值滤波器， 其在多相结构的基础上对核心运算资源进行复用以避免不必要的硬件资源开销. 通过Questasim进行仿真后，用Matlab对插值滤波器的性能进行分析， 并在Altera公司提供的型号为5CSEMA5F31C6的FPGA开发板上完成4种结构插值滤波器的电路实现， 使用Quartus软件分别对其进行综合测试，并对4种结构的硬件资源开销、功耗、最大工作频率及最坏时序路径进行分析对比.实验结果表明：改进结构滤波器的最大工作时钟频率高于传统结构、多路并行结构和多相结构， 功耗也要低于传统结构、多路并行结构， 本文提出的改进插值滤波器保留了多路多相工作时钟频率低这一优点， 明显降低了硬件资源的消耗，更加适合高速高性能数据转换器芯片的集成应用.

当前， 该结构面临的主要挑战是其最坏时序路径的延时问题. 在未来的工作中， 我们可以通过以下策略来优化这一问题：首先， 对时序约束进行细致的调整；其次， 考虑在关键路径中引入寄存器， 以降低组合逻辑的延时. 这些方法有望有效减少最坏时序路径的延时， 从而提升整体性能.

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基金资助

模拟集成电路国家重点实验室稳定支持项目(JCKY2019210C058)

Stability Support Project of State Key Laboratory of Analog Integrated Circuits(JCKY2019210C058)