基于CMOS的高精度两步式TDC设计

Design of High-precision Two-step TDC Based on CMOS

摘要

提出了一种基于TSMC 0.18 μm CMOS工艺的适用于全数字锁相环、飞行时间测量等应用的高精度两步式时间数字转换器（TDC）. 针对传统TDC分辨率与量程相互制约以及由延迟单元不匹配性造成精度低的问题，提出了采样补偿环形TDC结构和反向自补偿链结构，兼顾分辨率和量程，大幅度提高结构整体测量精度，设计了精简的互补开关过渡电路传递两级之间的量化时间余量，采用专用电压生成电路稳定产生不同的控制电压，芯片面积仅为0.75 mm×0.64 mm. 测试结果表明：设计的TDC使用TSMC 0.18 μm工艺可以实现47 ps分辨率，量程为56 ns，微分线性度小于0.34 LSB，积分线性度小于0.68 LSB.

Abstract

A high-precision， two-step time-to-digital converter （TDC） using TSMC’s 0.18 μm CMOS technology is developed for applications， such as all-digital phase locked loop and time-of-flight measurements. Aiming at the mutual constraints between the resolution and range of traditional TDC and the low accuracy caused by the mismatch of delay units， we propose a sample-compensated toroidal TDC structure and an inverse self-compensating chain structure， which are combined to take into account both the resolution and the range， while substantially improving the overall measurement accuracy of the structure. Additionally， a streamlined complementary switching transition circuit is designed to bridge the quantization timing gaps between the two stages. A dedicated voltage generation circuit is also implemented to ensure stable production of various control voltages. The chip occupies an area of just 0.75 mm×0.64 mm， and test results demonstrate that this TDC achieves a resolution of 47 ps， a range of 56 ns， the differential linearity of less than 0.34 LSB， and the theintegral linearity of less than 0.68 LSB， all within the TSMC 0.18 μm technology.

Graphical abstract

关键词

时间数字转换器 / 两步式 / 高精度 / 锁相环 / CMOS工艺

Key words

time-to-digital converter / two-step / high-precision / phase locked loops / CMOS technology

随着半导体制程的进步和无线通信技术的快速发展，对高集成度、低成本、低能耗、高性能的收发机需求日益增加. 锁相环（phase locked loop，PLL）作为频率合成的关键组件，在通信系统中尤为重要，特别是在高速通信中，本地振荡信号的质量直接影响系统性能^［1］. 随着数字电路技术的发展，全数字锁相环（all digital phase locked loop，ADPLL）逐渐兴起，朝着更集成、更数字化和更通用的方向发展. 作为ADPLL的重要组成部分，时间数字转换器的性能对整个系统的性能有着重大影响.

时间数字转换器是一种可以对极短时间间隔进行测量的电路，它将输入的时间信号量化为编码后的数字信号. 高精度时间数字转换器主要应用于如全数字锁相环相位差量化^［2-4］、飞行时间测量^［5-7］、医学影像处理^［8-9］等众多领域. 对于时间数值转换器（time-to-digital converter， TDC）的研究热点主要集中于对分辨率及量程的提升. Dudek等^［10］、Deng等^［11］提出了双链游标型TDC，利用不同延迟时间的延迟链进行量化，其分辨率由延迟差决定. Kim等^［12］在TDC中引用时间放大器结构，对两级间的时间余量进行预放大以提升分辨率. Hu等^［13］提出一种基于压控振荡器的TDC，虽然避免延迟单元的使用，但是分辨率非常有限，难以满足较高分辨率的需求. Jansson等^［14］提出了基于延迟锁相环的TDC，提升了量程，但需要高质量时钟信号作为输入. 为同时满足对于TDC的分辨率及量程的需求，Ji等^［15］提出了两步式TDC，但由于两个输入信号的延迟单元的细微不匹配性，会在每一级引入一定的偏移时间误差，且误差随着级数的增加而累积，从而导致错误的采样输出.

对此，本文提出了一种基于 TSMC 0.18 μm CMOS工艺的高精度两步式TDC结构，通过引入反向自补偿链来修正传统链式TDC的偏移时间误差，从而显著提升量化精度. 该结构采用改进的环形TDC进行粗量化，并采用反向自补偿链进行细量化，通过互补开关过渡电路将粗量化后的余量时间传递给细量化阶段. 此外，还包括辅助的电压生成电路和全局逻辑控制模块. TDC的分辨率取决于细量化阶段延迟单元实现的延迟时间，主要影响因素为流片采用的工艺及延迟单元的结构设计. 为进一步提升分辨率，本文提出了一种三级匹配延迟单元，与传统反相器延迟单元相比能实现更高的分辨率. 测试结果表明，所提出的TDC结构具有较高的分辨率、量程以及精度.

1 传统TDC结构分析

1.1 传统两步式TDC结构

传统两步式TDC结构如图1所示，由两条延迟时间不同的延迟链型TDC及余量传递模块组成. 延迟链型TDC主要包括延迟单元、D触发器及输出编码电路；余量传递模块主要包括选择器及时间放大器. 两条延迟链对输入时间差分别进行粗量化和细量化，选择器选通提取粗量化的时间余量，余量经过时间放大器放大后，传递至细量化延迟链进行量化.

TDC的两个输入信号为START和STOP，START信号在第一级粗量化TDC的延迟单元中传播，每个延迟单元后连接相应D触发器的D端，当START信号上升沿到来时，D端被置为高电平. STOP信号连接D触发器的CLK端，当STOP信号的上升沿到来时，全部D触发器在同一时刻对延迟链采样，START信号经过的D触发器输出高电平，而没有经过的D触发器仍保持输出为低电平，从而输出一组如“11…1100…00”的温度计码. 通过对温度计码的逻辑运算，余量传递电路选通产生相应的粗量化时间余量，通过时间放大器得到第二级细量化TDC的输入START1和STOP1. 两个信号在第二级延迟链中进行相同的运算，从而得到一组细量化温度计码. 最终两组温度计码在经过编码逻辑综合后得出时间差的量化数字码.

设第一级TDC延迟单元的延迟时间为t₁，延迟链的延迟单元个数为n₁，则第一级电路量程R₁为：

R_{\mathrm{1}}=n_{\mathrm{1}}·t_{\mathrm{1}}（1）

设第二级TDC延迟单元的延迟时间为t₂，延迟链的延迟单元个数为n₂，时间放大倍数为A，则第二级电路量程R₂为：

R_{\mathrm{2}}=n_{\mathrm{2}}·\frac{t_{\mathrm{2}}}{A}（2）

量化结果Q为：

Q=N_{\mathrm{1}}·t_{\mathrm{1}}+N_{\mathrm{2}}·\frac{t_{\mathrm{2}}}{A}（3）

式中：N₁为第一级TDC量化输出；N₂为第二级量化输出.

由式（3）可见，传统两步式TDC 的量程取决于两级电路中延迟单元的个数. 固定延迟差的条件下，量程的提升只能通过增加延迟链的长度实现，导致面积和功耗的提升，且延迟单元总的偏移误差会随着数量增加而急剧增加，导致精度大幅降低. 为提高量程的同时克服以上缺陷，可以将传统延迟链型TDC连接形成环形结构.

1.2 传统环形TDC结构

环形TDC结构如图2所示，通过一个多路选择器（multiplexer，MUX）来控制选通START信号和环路循环信号，延迟链末端加入计数器统计信号循环的圈数. 当电路有输入信号时，MUX选通START信号输入环形延迟链中，并改变选通状态，传递返回的信号使其在延迟链中循环. 当信号经过延迟链末端时触发计数器，以记录信号循环的次数.

设环形TDC延迟单元的延迟时间为t，延迟单元的个数为n，计数器结果为c，则量程R为：

R=(c+\mathrm{1})·n·t（4）

在信号循环过程中，MUX电路带来的延迟时间将不断累积，从而造成转换精度较低，甚至输出错误的量化结果. 同时，MUX对信号质量也有一定影响，随着循环次数的不断增加，信号的脉冲宽度会有所伸缩，影响后续的采样量化过程.

2 新型两步式TDC结构设计

2.1 TDC整体结构设计

针对传统TDC固有的局限性，本文提出一种新型高精度两步式TDC结构，如图3所示，其中D_out代表量化数字量输出. 该结构的第一级为采样补偿环形TDC结构以提高量程，未能量化的时间差通过余量过渡结构进行传输，在第二级电路中进行细量化. 全局逻辑控制模块用于产生TDC模块复位信号与控制选通. 电压生成电路为压控延迟单元等提供偏置电压. 反向自补偿链结构作为第二级TDC，量化时间余量，实现TDC整体的高分辨率及高精度.

为了减小传统环形TDC中由于MUX在循环中累积形成的量化误差，本文设计了一种改进的采样补偿环形TDC. 在第一级电路中，通过缩短延迟链长度并且增加计数器的位数来扩展量程. 压控延迟单元用于实现足够的延迟时间，并由专用的电压生成电路提供所需的偏置电压. 第一级通过延迟链采样和计数器输出产生粗量化码. 余量过渡结构根据逻辑判断选通互补开关，将第一级未完全量化的余量传递到第二级. 全局逻辑控制模块根据计数器的状态和其他关键信号生成相应的复位或控制信号. 为减少延迟单元带来的累积量化误差，第二级电路采用反向自补偿链结构，通过该结构内部的补偿机制来校正延迟偏差. 为了进一步提高分辨率，第二级TDC利用设计的三级匹配延迟单元进行细量化处理. 采样锁存器阵列的输出经过编码逻辑处理后，与第一级的量化结果结合，形成TDC对时间差的最终量化数字码.

2.2 采样补偿环形TDC电路设计

环形TDC的主要目的是提高量程，同时为消除信号选通过程中MUX自身引入的量化误差，且避免延迟单元个数过多造成延时失配.本文设计了一种采样补偿环形TDC结构，如图4所示.

在第一级环形时间数字转换器的架构中，采用4 bit的计数器记录START信号循环周数，支持最大56 ns的量程，满足较大的测量范围.采用压控延迟器（voltage-controlled delay，VCD）作为延迟单元^［16］，如图5所示，由尺寸准确匹配的反相器组成，其延迟时间可通过电压生成电路提供的电压动态调节.

然而，MUX的引入可能带来延迟误差，影响测量精度. 为此，本文设计了采样补偿多路选择器（sampling compensation multiplexer，SCM），通过调整MUX内部逻辑电路并在输出级增加缓冲，确保MUX与延迟单元数据路径时间一致. SCM设计使MUX同时作为选择器和第一级延迟单元，其输出信号与其他延迟单元同步参与采样，显著提高了时间测量的精确度和稳定性. START信号和FB信号进入SCM后，由控制逻辑电路选通，经四级VCD延迟后触发计数器并产生反馈至SCM的FB信号. STOP信号作为采样信号，控制触发器阵列对START信号向量 φ_n 采样，并与计数器结果组合进入编码逻辑，产生第一级TDC数字输出. 第一级TDC时序如图6所示.

2.3 余量过渡电路设计

输入时间差在经过第一级环形TDC量化后，余量时间小于其分辨率，需要经过过渡电路传输至第二级TDC进行细量化. 本文设计了一种精简的余量过渡电路，如图7所示，通过组合逻辑运算控制互补开关电路，在有效实现功能的同时减少整体功耗及芯片面积. 第一级TDC的 φ_n 信号分别接入MUX中，选通信号取决于对应触发器信号Q_n 及相邻触发器信号Q_n-1和Q_n+1. 由于存在触发器延时时间， φ_n 信号需要经过适宜的缓冲器延迟接入MUX，选通信号为Q_n-1·Q_n·Q_{n+\mathrm{1}}^{\text{'}}，输出信号S_n . S_n 分别接入互补开关电路，它可以将第一个到达的S_n 信号作为最终的START1信号，当某一S_n 信号上升沿到达，导通对应的NMOS，将输出端电平拉高. 相应的STOP信号经过相似的处理得到STOP1信号，START1和STOP1作为第二级细量化TDC电路的两个输入信号，其时间间隔即为第一级TDC未量化的时间差.

2.4 反向自补偿TDC电路设计

根据1.1节分析，传统延迟链型TDC的两个输入信号在进入延迟链后，由于每一级延迟单元之间的不匹配性，产生逐渐累加偏移. 为了有效应对这种偏移问题，本文在第二级TDC架构设计中采用了一种反向自补偿的TDC结构，如图8所示. 通过设计START1信号延迟链与STOP1信号延迟链之间的反向错位匹配，系统性地补偿在信号传输过程中累加的偏移量，以确保对时间差的精确量化，并在此基础上进一步优化量化精度，实现更高水平的时间测量准确性.

在具体实现上，START1信号遵循从左至右的传播方向，逐步生成一组具有时间梯度的START1信号向量. 而STOP1信号则采取了一种从右至左的传播方向，通过另一条延迟链产生对应的STOP1信号向量. 这两条延迟链均由16组三级匹配延迟单元（three-stage matched delay unit， TMDU）构成，由于反向错位的设计，整体结构包含32组采样器，最终得到一组32 bit的伪温度码. 本文全部采样触发器使用真单相时钟结构，如图9所示，避免了传统的基于传输门和反相器的D触发器中非交叠时钟的设计，适合于低功耗、高速的仿真设计.

伪温度码随后被送入编码逻辑单元进一步处理，通过编码逻辑的转换，最终得到5 bit的细量化结果. 通过将START1和STOP1信号在两条延迟链上进行反向传播，两条路径中因累积偏移等因素引起的失配误差得以相互抵消，从而实现了对偏移的有效消除. 这种自补偿机制不仅简化了外部校准的需求，还显著提高了TDC的整体性能和稳定性.

为提高第二级细量化TDC的分辨率，本文设计了TMDU作为第二级TDC的延迟单元. 传统延迟链型TDC中，反相器是组成延迟链的基本单元，两个串联的反相器组成了一个基本延迟单元模块，其延迟时间主要取决于采用的工艺制程，以及对MOS管尺寸的调整. 本文设计的三级匹配延迟单元由三级串联的不同尺寸缓冲器构成，第一级为中等尺寸缓冲器，构成延迟链传递信号；第二级为小尺寸缓冲器，降低了第一级输出负载从而减少延迟时间；第三级为大尺寸缓冲器，调整延迟单元的输出信号波形并传送至采样触发器D端口. 经测试，使用TSMC 0.18 μm工艺，采用三级匹配延迟单元的延迟链分辨率可以达到47 ps，较传统延迟链55 ps的分辨率提高约15％.

图10表示了反向自补偿结构TDC的编码逻辑，X轴表示START1信号向量，Y轴表示STOP1信号向量，计算两个信号传播后所经过的延迟单元数量之和，若该和的值等于延迟链总数或总数加1，即可据此确定输出量化码. 例如，在START1信号为第8列、STOP1信号为第8行时采样器由低电平转为高电平，则编码逻辑输出0.

2.5 全局逻辑控制电路设计

全局逻辑控制电路如图11所示，包含三部分，其功能为控制SCM选通及产生两级TDC的复位信号，分段清空TDC内部的采样模块，辅助TDC完成一次量化后恢复至初始状态. SCM选通逻辑为当计数器信号C₀~C₃输出全部为低电平且 φ₀信号的采样单元输出为低电平时认为TDC为初始状态，选通START信号，否则在STOP信号上升沿到来之前选通反馈的FB信号. STOP信号在延迟后作为第一级TDC的自动复位信号RST1，第二级TDC的5 bit编码逻辑输出信号A₀~A₄中，任意一位产生输出时认为第二级TDC完成量化，生成第二级TDC自动复位信号RST2. 两级TDC也可以分别通过外部复位信号进行复位.

2.6 电压生成电路设计

在第一级环形TDC中，每个延迟单元的延迟时间为第二级TDC的量程，为了获得足够大的延迟时间，第一级环形TDC采用压控缓冲器作为延迟单元，同时在一些组合逻辑路径时间补偿中也采用了压控缓冲器，需要稳定的电压作为输入. 电压生成电路由场效应管、三极管和电阻构成^［17］. 使MOS管工作在饱和区，以产生与电源无关的电流，而输出电压由三极管和电阻的压降控制，通过调整器件尺寸可以得到不同的输出电压，不同偏压的延迟单元产生不同的延迟时间. 电路还可以保证输出电压不受电源电压及温度的影响，从而保证延迟单元的延迟时间稳定.

3 结果与分析

本文设计的新型高精度两步式TDC使用TSMC 0.18 μm CMOS工艺流片，整体芯片面积为0.75 mm×0.64 mm，芯片端口由金丝线键合至测试板，如图12所示.

图13为芯片顶层版图.为了减小版图走线对延迟单元延时的影响，尽可能提高分辨率，设计版图的过程中应使相邻两个延时单元之间的信号线长度保持一致. 第二级 TDC 采用双延迟线结构来实现精量化，在版图设计中需要考虑正向链和反向链的匹配性，两条延迟链中延迟单元的位置需要对称匹配来保证较高精度.

图14为芯片测试系统. 使用Verilog硬件描述语言对FPGA编程，生成TDC芯片所需的START、STOP等信号作为测试激励并接收输出反馈信号传递至上位机. 本文使用ZYNQ-7000系列FPGA 搭建测试平台，例化双端口RAM IP核至FPGA中存储TDC输出的数字码. 同时设计UART模块，将RAM中的数据读出至UART端口，通过 UART 串口传输协议传输至上位机，使用串口调试助手软件接收 FPGA 发送的数据，如图15所示. 将测试数据传输至上位机后再进行进一步的计算处理.

全范围输入下TDC测试结果如图16所示. 根据测试结果，本文设计的TDC实现了47 ps的分辨率、56 ns的量程，输出10.2 bit有效位.

保持START信号不变，STOP信号与START信号的延迟差从0 ps开始进行测试. 选取输出数字信号的跳变点，对数据处理后得到TDC的微分线性度（DNL）和积分线性度（INL），后仿与测试结果如图17所示. DNL仿真最大值为0.32 LSB，INL仿真最大值为0.60 LSB. DNL测试最大值为0.34 LSB，INL测试最大值为0.68 LSB. DNL和INL的测试结果与后仿结果分别相差约0.02 LSB和0.08 LSB，出现此现象的原因为代工厂提供的晶体管建模并非完全准确，会与实际有一定的偏差. 同时芯片通过测试板进行测试，引入非理想的寄生效应，导致TDC精度有所降低.

对比单一缓冲器作为延迟单元，三级匹配延迟单元的瞬态仿真结果如图18所示. 使用方波信号作为输入，信号经过两种延迟单元会产生不同的延迟时间，仿真结果显示三级匹配延迟单元可以将延迟时间减少约15％.

余量过渡电路仿真结果如图19所示. 使用方波信号作为START和STOP的输入信号，保持START信号恒定，STOP信号相对于START信号的延迟从 0 ps开始，步长设置为0.5 ps，将START1和STOP1信号的延迟差作为输出. 若在设计中产生由路径延迟不匹配造成的固定延迟差，可以在相反方向增加信号的固定延迟予以抵消. 仿真结果表示，余量过渡电路可以精准地将第一级TDC未能量化的时间差过渡至第二级TDC进行细量化.

TDC中有多处设计需要恒定偏置电压作为输入，以第一级TDC的压控延迟单元为例，电压生成电路的仿真结果如图20所示 ，经过85 ps后电路趋于稳定，输出870 mV的偏置电压. 不同的输出电压可以通过调整器件尺寸来获得.

本文提出的新型TDC结构主要创新在于：设计了采样补偿环形TDC作为粗量化级，减小了传统结构由选择器造成的误差，为整体TDC提供大量程；在传统两步式TDC结构中加入反向自补偿TDC作为细量化级，解决了由延迟单元不匹配造成的偏移误差，同时在整体TDC结构中保证了高分辨率；设计了三级匹配延迟单元作为细量化级的延迟单元，根据仿真及测试结果，在达到工艺极限的基础上进一步提高了TDC的分辨率. 本文设计的TDC与其他文献中TDC主要参数对比如表1所示. 通过测试数据对比可知，本文设计的TDC在使用较落后节点工艺流片的情况下，对比传统结构仍实现了更高的分辨率. 同时，更高的精度体现了本文设计的两级TDC在一定程度上弥补了传统结构的缺陷，实现了更好的性能. 本文设计的TDC用于组成ADPLL系统，根据处理较高频率的需求来设定量程，如应用于其他系统可进一步提高量程. 同时，本设计无须引入外部参考时钟，芯片面积较小，保证了较低的成本，为传统结构TDC存在的问题提供了一种有效的解决思路.

4 结 论

本文针对传统TDC中分辨率与量程相互制约及存在由延迟单元不匹配性造成偏移时间误差的问题，提出了一种高精度两步式TDC结构. 该设计包括采样补偿环形TDC、精简互补开关过渡电路、反向自补偿链结构TDC、全局逻辑控制模块及电压生成电路. 基于TSMC 0.18 μm CMOS工艺流片的测试结果显示，该TDC具有47 ps的分辨率、56 ns的量程，DNL小于0.34 LSB，INL小于0.68 LSB，并且拥有较小的芯片面积和功耗. 该结构能够较好地兼顾分辨率和量程，同时弥补了传统结构产生偏移的缺陷.

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基金资助

国家自然科学基金资助项目(62074110)

National Natural Science