一种低延时译码器电路设计与分析

辛昕; 魏东东; 佟星元

doi:10.13682/j.issn.2095-6533.2026.05.008

西安邮电大学学报 ›› 2026, Vol. 31 ›› Issue (5) : 82 -91. DOI: 10.13682/j.issn.2095-6533.2026.05.008

一种低延时译码器电路设计与分析

辛昕, 魏东东, 佟星元

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摘要

针对高速随机存储器接口中译码器延时较大的问题，设计了一种基于标准0.18μm CMOS工艺的低延时（Low Delay,LD）2-4和3-8译码器，采用交叉组合的传输门逻辑（Transmission Gate Logic,TGL）和双值逻辑（Dual-Value Logic,DVL）来降低输入和输出的负载电容，优化译码器的本征延时和逻辑努力。仿真结果表明，在供电电源为0.6V，且信号输入频率100MHz情况下，与传统译码器（Conventional Decoder,CD）、低功耗（Low Power,LP）和高性能拓扑译码器相比，提出的LD 2-4译码器最坏情况的延时分别降低了31.65%、25.74%和20.99%；与CD和预编码技术（Pre-coding Technology,PT）的3-8译码器相比，提出的LD 3-8译码器，在工作频率31.25MHz时，最坏情况的延时分别降低了41.82%和36.26%。受益于提出的2-4译码器和3-8译码器电路结构，4-16译码器的功耗、延时两者之积与已有各类译码器电路结构相比是最小的。