一种针对TI-ADC的采样时钟相位失配数字校准技术

黄尚恩, 施娟, 蒋丽, 韦雪明

doi:10.16725/j.1673-808X.202470

桂林电子科技大学学报 ›› 2024, Vol. 44 ›› Issue (02) : 174 -180. DOI: 10.16725/j.1673-808X.202470

一种针对TI-ADC的采样时钟相位失配数字校准技术

黄尚恩, 施娟, 蒋丽, 韦雪明

作者信息 +

Author information +

文章历史 +

PDF

摘要

针对采样时钟偏移失配对多相时间交织采样模数转换器(TI-ADC)性能影响很大的问题，将采样通道输出进行互相关，并利用一阶泰勒展开式进行自适应补偿校准的相位误差提取技术，有效补偿了多通道时序失配。基于65 nm CMOS工艺设计了一种12 bit 1.6 GS/s八相TI-ADC的采样相位失配校准电路。当输入信号频率为626.562 5 MHz时，校准后的TIADC有效位数提升了6.29 bit，信噪失真比提升38.1 dB，无杂散动态范围提升44.44 dB。设计结果表明，本技术结构简单，硬件资源消耗少，能够显著提高TI-ADC系统采样性能。