一种利用多P埋层的低导通电阻高压SOI LDMOS结构

姜焱彬; 李琦; 王磊; 杨保争; 何智超

doi:10.16725/j.cnki.cn45-1351/tn.2023.06.005

桂林电子科技大学学报 ›› 2023, Vol. 43 ›› Issue (06) : 439 -445. DOI: 10.16725/j.cnki.cn45-1351/tn.2023.06.005

一种利用多P埋层的低导通电阻高压SOI LDMOS结构

姜焱彬, 李琦, 王磊, 杨保争, 何智超

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摘要

为了实现低比导通电阻(R_on,sp)和高击穿电压(V_BV)，提出并仿真一种利用多个P埋层与阶跃掺杂漂移区的低导通电阻高电压SOI LDMOS（PL-SOI LDMOS）结构。PL-SOI LDMOS结构由多个不同的P埋层组成，其长度与浓度均在垂直方向依次递减。利用多个P埋层不仅可以增加漂移区的掺杂浓度，而且可以调制漂移区的电场，从而使R_on,sp降低和V_BV提升。另外，采用阶跃掺杂漂移区的SOI LDMOS结构，阶梯掺杂分布在器件表面引起电场峰值，可调制表面电场分布。阶梯掺杂漂移区掺杂浓度从源极到漏极升高，可提高器件的V_BV，同时可容纳更多的杂质原子，提供更多的电子来支持更高的电流，从而降低R_on,sp。PL-SOI LDMOS拥有较低的R_on,sp（15.8 m?·cm²）和改进的V_BV（281 V）。采用Silvoca软件对结构进行设计和仿真，分析结构参数对器件性能的影响。仿真结果表明，在相同的漂移区情况下，与传统的SOI LDMOS相比，PL-SOI LDMOS的R_on,sp降低了35.8%,V_BV提高55.2%。提出的结构具有较低的导通电阻和较高的V_BV，器件性能得到了改善。